JPS59178B2 - デイジタル位相同期ル−プ - Google Patents

Description

【発明の詳細な説明】 本発明はフェーズ・ロック・ループやコスタスループ等
の位相同期ループのディジタル化に関する。

近年のディジタル技術の発展に伴って、従来アナログ回
路で組まれて来た回路もディジタル化され、ＬＳＩ化を
実現するものも出て来た。

振幅変調波等からキャリア油田したり、周波数変調波の
復調に使用される位相同期ループも近年ディジタｊ化の
研究が進められてきた。

第１図にディジタル・７エーズ・ロック・ループの構成
を示す。

入力１０はサンプリングされた系列ｘ（ｎ）である。

出力１９は正弦波をサンプリングした系列ｙ（ｎ）とな
っている。

掛算回路１１は位相比較器の役目を果すもので、サンプ
リング間隔Ｔとして ｘ（ｎ）＝ｓｉｎ （ＷＣｎ Ｔ＋θ） ｙ（ｎ）＝邸（ＷＣｎ Ｔ ） となる。

ディジタル・ロー・パス・フィルタ１３は上式のキャリ
アの２倍周波数成分の減少させると共に、ループの特性
を決定する。

このフィルタは例えば のような簡単なものでもよい。

（この時は１４に２ ＷＣの成分が多く混入する）フィ
ルタの出力ｗ０とする。

加算器１５、位相指定メモリ１６、正弦波発生器１８で
ディジタルｖＣＯを構成している。

正弦波発生器１８は位相指定メモリ１６によって指定さ
れた位相１７に相当する正弦波の振幅値を出力する。

例えば３６０００位相を３２等分したとする。

位相指定メモリが「１５」を指定し５ たならば、１８の出力はｃｏｓ （３６０’Ｘ−）の値
２ を出力するようにする。

１７０位相位相指定回路（ｎ）＝ｖ （ｎ−１）＋Ｃ＋
ｗ（ｎ−１）となる。

ＣはｖＣＯの中心周波数を指定し、ｗ（ｎｌ）はｖＣＯ
の制御信号になる。

例えば制御信号が常にＯなら、時間Ｔ毎に位相指定がＣ
ずつ増加するので、中心周波数Ｆ。

はとなる。

ｖＣＯ制御電圧ｗ（ｎ）が正の場合には位相が速く進む
ので、ｖＣＯの発振周波数を高くすることに相当する。

Ｗ（へ）が負の時にはその逆である。従って（１）式で
θ〉０ならロー・パス・フィルタ１３で直流分−５ｉｎ
θが強調されるので、ｖＣＯ制御信号が正となり、ｖＣ
Ｏの出力は位相進み方向に制御される。

θ〈Ｏならその逆になる。ＤＳＢ波形からキャリア成分
を抽出するループにコスタス・ループがある。

コスタス・ループのブロック図を第２図に示す。

入力２０をＤＳＢ波形Ａ（ｔ）ｃｏｓ （ＷＣｔ＋θ
）とする。

ＶＣＯ２９の出力３０をｓｉｎ （ｗｏｔ ）とすると
位相比較器２１Ａの出力２２ＡのｅＡ（ｔ）はｅＡ（ｔ
）＝Ａ（ｔ）ｃｏｓ （ＷＣｔ＋θ）８石（ｗ（２ｔ
）ＶＣＯ出力３０は９０°位相器３１を通って出力３２
として−ｃｏｓ （′”Ｃｔ）を得る。

位相比較器２１Ｂの田方２２ＢのｅＢ （ｔ）は ＬＰＥ２３Ａと２３Ｂはキャリアの２倍の周波、□数２
ｗｏによる変調成分をカットするもので、出力２４Ａと
２５ＢのｈＡ（ｔ）とｈＢ（ｔ）は乗積回路２５の出力
ｇ（ｔ）は よってＡ（ｔ）２＼０であるから、ＬＰＦ２７を通せば
ＶＣＯ制御信号２８として５ｉｎ２θに比例する値を得
られるので、ｖＣＯの出力を入力とロックさせることが
できる。

コスタス・ループはロック位相に１８０°の曖昧さを持
っている。

、このコスタス・ループも第１図のフェーズ・ロック・
ループのようにディジタル化可能であることはいうまで
も７．Ｃい。

以上のループでは正弦波発生回路を使用したが、正弦波
の代りに３角波等のくり返し波でも位相同期ループは働
くことはいうまでもない。

第１図１３のロー・パス・フィルタはループの特性を決
める働きと入力（同期周波数〕の２倍の周波数成分を低
減させる働きをするが、２倍周波数成分を低減するフィ
ルタとループ特性を決めるフィルタに分割して考えるこ
ともできる。

特にループ特性を可変にしたい場合は２倍周波数成分を
低減させるフィルタは低域部分はなるべく平坦な通過帯
域を持たせるようにして、２倍周波数辺りの減衰を太き
（とっていればよい。

ループ特性をきめるフィルタは簡単な構造を持ち、低域
特性を変えることにより、ループ特性を変化させる。

これをループ・フィルタと呼ぶ事にする。

このフィルタは２倍周波数辺りの減衰はそれ程太き（な
くともよい。

二つのフィルタの特性の違いは例えば第３図のような具
合になっている。

コスタス・ループでは倍周波除去のためのフィルタが第
２図２３Ａと２３Ｂ１ループ・フィルタが２７となって
いる。

ループ・フィルタの例えば次の様な伝達特性を持つもの
が使われる。

以上の様な特性を持つフィルタの構成は第４図の様にな
る。

第４図ａの４２及びｂの５７は１サンプリング期間の遅
延を行なうメモリである。

４４及ば５４は入力をａ倍にする回路である。

４６及び５１は入力をｂ倍にする回路である。

４１から４８への伝達函数は１−ｂ２１．５６から５３
への伝達面１−ｂ２” 数は□となる。

Ｆ（ｚ）はロー・パス・フィ−ｂ ルタだから１きａ＞ｂとなっているのでａ−ｂ（１とな
り であるので、同じ値の出力を得るためには、５６の信号
は４１の信号より小さくてすみ、第４図ｂめ構成の方が
メモリのオーバー・フローの可能性が少なくて済む。

従って、以下は主として第４図すの構成について述べる
。

信号５３はｖＣＯの制御信号として第１図１４に相当す
る。

制御信号は入力周波数がｖＣＯの中心周波数（定数Ｃに
よって決まる）からずれている時には０でない値をとる
。

又、同期引込みの過渡状態において、ループのダンピン
グ・ファクターが小さい場合には制御信号は振動的な値
を取ることになる。

従って、制御信号はある程度の変化範囲を持っていなげ
ればならない。

例えば制御信号の大きさ「１」に対して正弦波発生回路
の位相が３６０°／１２８変化するものとすると、サン
プリング周波数を１６ＫＨｚとした場合、制御信号の大
きさ「１」は１６ＫＨｚ／ １２８ ＝ １２５ Ｈｚ
だけ中心周波数よりＶＣＯの発振周波数をずらすことに
なる。

定数Ｃによって中心周波数が決まるから、例えばＣ＝２
０とすると、中心周波数は１２５ＨｚＸ２０＝２５００
Ｈｚになる。

ここで、制御信号が＋１〜−１の範囲で変われるものと
するとループ特性よりも、バード上から決まるホールド
・レンジ（入力周波数をずらして行っても位相同期が維
持できる範囲）の限界は２５００Ｈｚ±１２５Ｈｚであ
る。

一般にフェーズ・ロック・ループのループ特性より決ま
るホールド・レンジはこれよりもずっと広いが、入力の
周波数範囲に限定があればバード・ウェア上でホールド
・レンジに限定を設けてもさしつかえない。

しかし、ループ特性から決まるホールド・レンジも小さ
くすることは残留位相誤差を大きくするので、好ましく
ない。

このように入力の周波数範囲が決まっていれば、バード
上のホールド・レンジを理論上のホールド・レンジより
もずっと狭くしておいてもよい。

ホールド・レンジの他に重要な特性としてロック・イン
・レンジ（周期引込みが行なわれる周波数範囲）がある
。

ロック・イン・レンジではその範囲内の入力周波数が入
って来た場合には同期せねばならず、ロック・イン・レ
ンジはホールド・レンジよりもかなり狭い。

上期バード上から決まるホールド・レンジの限界よりも
理論上のロック・イン・レンジの方が広い場合はロック
・イン・レンジもバードで限界を受ける。

従って、このバード上の限界の範囲内の周波数はすべて
ロック・インしてほしい。

しかし実際に限界点に近い入力周波数が入って来た場合
、ループの入力位相からＶＣＯ出力位相への伝達函数系
がアンダー・ダンプであった場合、第５図のように最終
値へ落ちつくまでにオーバー・シュートがあり、過渡状
態において、限界点を越えてしまうことがある。

過渡特性がオーバー・シュートを持たないように定数を
選べばよいが、系のダンピング・ファクターを余り大き
くすることは安定状態になるまでの収束時間が長（力へ
ることになる。

また、系の特性は入力振幅等によっても変わってくるの
で、常に過渡状態において収束時間が速く、シかもオー
バー・シュートがないよりにすることは難かしい。

従ってオーバー・シュートしてもよいような設計にして
おくことが望ましい。

本発明はこの目的を達するものである。第４図すにおい
て、信号５６から信号５３までＩｂｚ’ の伝達函数は□であり、５３０オーバー −ｂ ・フローと５６のオーバー・フローは１対１に対応しな
い。

５３はこの後にもつと大きな数（定数Ｏ）と加算される
ので、５０及び５８にＭＳＢ（符号ビット）を伸長する
ＭＳＢホールド回路を設ければ５３におけるオーバー・
フローは問題な（なる。

この場合の回路構成は第６図のようになる。

６１及び６６は上記のＭＳＢホールド回路で、信号がＬ
ＳＢより直列に入力されると一定期間ＭＳＢの極性を保
持する回路である。

例えば、入力６０の信号が符号ビットを含め５ビツトで
表わされるものとしよう。

表示範囲は１未満、−１以上の数である。

又メモリ６４も同様Ｖ：、５ビツトの容量を持つとする
。

６０及び６５の信号を次の様にしよう。

但し、負の数は２の補数表示とする。

〔６０〕１ｏ進＝−０，３７５［６０）２進＝１．１０
１０［６５）１０進＝−０，７５Ｃ６５、＋２進＝１．
０１００上記２進表示はＭＳＢより表示し、ＭＳＢが符
号ビットで、ＭＳＢの次に小数点があるものとする。

ＭＳＢホールドがない場合（第４図すの回路と同じ）に
は出力６８は 〔６８〕２進＝１０．１１１０ となり、オーバー・フローする。

従って、出力６８をもつと大きな数（定数Ｃ）と加算す
るために６８のＭＳＥの位置（小数点の左）の極性をホ
ールドすると 〔６８〕２進ＭＳＢホールド＝００００．１１１０とな
りＣ＝１０（２進表示１０１０．）と加算されると １０１０．１１１０（１０進で１０．８７５）となり、
１０−０．７５−０．３７５ ＝８．８７５の２進表示
にはならない。

第６図のようにＭＳＢホールド回路を設け、更に３ビツ
ト伸長すると（６２、＋２進＝１１１１．１０１０ 〔６７〕２進＝１１１１．０１００ よって ［６８，］２進＝１１１０．１１１０ これを１０１０．と加算すれば ０１００．１１１０ となり１０進で８．８７５で信号６８におけるオーバー
・フローを問題にしなくてよくなる。

しかし、６３におけるオーバー・フローは問題になる。

−ｂ ６８から６３への伝達函数が であり１−ｂ２
’ ６８のオーバー・フローがそのま３−６３のオーバー・
フローになるわけではないが、ａ＝１の時は６８と６３
の大きさには大きな差はない。

わかり易いようにａ ＝ １の場合で説明すると、信号
６８は信号６２と信号６７の加算になっているが、同期
した時には信号６２はＯになり、信号６７が信号６８と
同じになる。

すなわち信号６３とも同じ大きさになる。

さて、このようなシステムでよ（使う２の補数表示では
正の最大値と負の最大値が隣の関係にある。

例えば５ビツト表示（ＭＳＢが符号ビット）とすると、
正の最大値（１０進で０．９３７５）は０．１１１１で
負の最大値（１０進で−１）はｉ、ｏｏｏｏで２進表示
される。

従って、正の最大値に０．０００１を加算するとオーバ
ー・フローして負の最大値になってしまう。

系がアンダー・ダンプの場合、第７図の様に信号６３が
オーバー・フローするとｖＣＯ出力周波数は大きくジャ
ンプする。

再びまた入力周波数へ近づいて行くが、オーバー・シュ
ートが大きくなっているので再びオーバー・フローせざ
るを得ない。

このようにして、系がアンダー・ダンプの場合にはロッ
ク・インの過渡状態において信号６３にオーバー・フロ
ーが起きるとロック・インできなくなる。

本発明は以上の不都合をなくしたものである。

以上のことは信号６３がある限界を越えても、その限界
にとどめておくようにすればよい。

耶号６３．Ｉ＝（Ｃ信号６７）＋Ｃ信号６２〕）×ａ−
〔信号６２）Ｘｂ＝（信号５７：ｌＸａ＋〔信号６２）
（ａ−ｂ） １≦ａ）ｂで信号６７が限界値以下で、信号６２もそれ
以下であるなら、信号６３は２ビツト以上のオーバー・
フローはない。

例えば次の様な大きさの場合 〔６９〕２進＝００００．１１１０ 〔７０〕２進＝１１１１．１０１１ ［６３）２進＝〔６９〕２進−Ｃ７０、＋２進＝ＯＯＯ
１，０Ｏ１１ 又、次の場合 Ｃ６９）２進＝１１１１．０Ｏ１０ 〔７０〕２進＝００００．０１０１ 〔６３〕２進＝１１１０．１１０１ オーバー・フローカー起きて下限を越えている。

よって小数点以上の２桁のビットを見て ｔｔ ０１ｐ
ｐになっていたら上限を越え、”１０”になッテイたら
下限を越えていることになる。

従って上限を越えている場合には上限値”０．１１１１
”にし、下限を越えている場合には下限値”１．０００
０”にして、メモリ６４に記憶すればよい。

又、メモリ６４に記憶する時に変更せずとも、メモリか
らの出力時に信号６５を補正してもよい。

この様にすれば、例えば第８図のように制御信号６８も
ジャンプすることなく、同期状態にロック・インする。

第９図に本発明の実施例におけるフィルタの回路構成例
、第１０図は各部の動作の時間関係図である。

第９図の入力信号８０はＬＳＢより５ビツトの直列信号
として入力される。

ＭＳＢビット（最終ビット）は符号ビットとする。

第１０図ａがその時間関係で、バッチ部が信号のある部
分でＶ印を小数点の位置とする。

入力は一サンプル間隔の期間に一回だけ行なわれる。

ＭＳＢホールド回路は符号ビットをある期間伸長する回
路で、通常１ビツトの遅延を伴う。

第１０図すはＶ印以後６ビツトは同一符号となる。

ａｓｂはＯから１までの正の数で、小数点以下４ビツト
、小数点以上１ビツト（１の値を取る時のみ１゛１”と
なる）の計５ビットが並列に掛算回路８６及び８３に入
力されるものとする。

掛算の結果は第１０図Ｃのようになって、小数点はＬＳ
Ｂから８ビツト目と９ビツト目の間になる。

この時、符号ビットは小数点の次のビットである。

丸め回路９１は信号９０のＬＳＢから４ビツト目を丸め
る（０捨１人する）回路で、その田方信号は第１０図ｄ
のようになる。

メモリー０９は５ビツトの容量であるとする。

９２にオーバー・フローがないと第１０図ｄのＰビット
とＱビットは同じ符号じ１”かｕＯ”）になる。

オーバー・フローを起こし、上限を越えるとＰ＝１．Ｑ
＝０となる。

下限を起こすとＰ＝０、Ｑ＝１になる。

従って、ＰビットとＱビットの排他的論理和（ＸＯＲ）
を取って１になればオーバー・フローがあったことにな
る。

９３はエビット遅延のための回路で、クロックＡのタイ
ミングでは９４にＰビット％ ９２にＱビットがきてい
るので、９５でＸＯＲを取って、クロックＡのタイミン
グで９８に憶え込む。

また９７にはＰピントが憶え込む。

９７及び９８は１サンプリング期間に一度くるクロック
Ａのタイミングで新らしいデータに書きかえられる。

従って、オーバー・フローがあった時には１０１が１″
になり、そして、それが上限を越えている時には１００
がパ１”になり、下限を越えている時には１００がｕ
Ｏｊｊになっている。

５ビツト・メモリー０９に入力したいのはオーバー・フ
ローがない時には演算結果９２（１ビツト・シフト９３
と５ビツト・シフト１０５により６ビツト・シフトされ
る１０６となる〕そのままで、上限をオーバー・フロー
した時はＬＳＢより” １１１１０ ”、下限をオーバ
ー・フローした時はＬＳＢより” ００００１”である
。

従って、固定パターン１０２（第１０図ｇ）と１００を
ＸＯＲとれば、１０４には、上限オーバー・フローの時
“１１１１０”、下限オーバー・フローの時” ｏ ｏ
ｏ ｏ ｉ”がでている。

１０７はλＮＤ−ＯＲゲートで１０８にはオーバー・フ
・下があった時には１０４と同じ信号、なかった時には
１０６と同じ信号がでている。

従って、１０９は１０８を憶え込めばよい。

第１０図りは１０９がシフト・レジスタであるとした時
のクロック図で、Ｘクロック群は出力時に必要であり、
Ｘクロック群は入力時に必要である。

以上のように、演算結果９２が上限をオーバー・フロー
した時にはＭＳＢより見てｔｔｏ、１１１１”、下限を
オーバー・フローした時は”１．００００”のそれぞれ
の上限値と下限値が１０９に記憶されることになりｖＣ
Ｏの匍脚信号８５が大きくジャンプすることはなくなり
、ロック・インの過渡状態にオーバー・フローがあって
もロックしないという心配はない。

【図面の簡単な説明】

第４図はディジタル・フェーズ・ロック・ループの回路
構成例、第２図はコスタヌ・ループの回路構成例、第３
図は低域フィルタの周波数特性、第４図はループ・フィ
ルタの構成例、第５図は位相同期時における制御信号の
過渡状態を示す図、第６図はループ・フィルタの詳細な
構成例、第１図は本発明を使用しない場合の位相同期時
における制御信号の過渡状態を示す図、第８図は第７図
と同じ状態で本発明を使用した場合の図、第９図は本発
明におけるループ・フィルタの回路構成例、第１０図は
第９図を説明するための各部の時間関係図である。 １１．８３，８６・・・掛算回路、１３・・・ディジタ
ル・ロー・パス・フィルタ、１５・・・加算！、１６・
・・位相指定メモリ、１８・・・正弦波発生器、２１ん
２１Ｂ・・・位相比較器、２３Ａｊ２３Ｂ、２７・・・
ＬＰＦ１８１，１１２・・・ＭＳＢホールド回路、９１
・・・丸め回路。

Claims (1)

1. 【特許請求の範囲】 １ ある位相を指定する回路と、その指定された位相の
   繰り返し波の値を出力するような回路と、この出力と外
   部入力を掛算する回路と、この掛算回路の出力を演算し
   て前記位相指定回路を制御しｔ−ｂ” 前記演算の少な（とも一部において −−１−ａ２
   １の ような特性を持つフィルタとを有するディジタル位相同
   期ループにおいて、前記フィルタに含まれる１サンプル
   遅延メモリの入力信号の上限及び下限のオーバー・フロ
   ーを検知する回路を有し、上限のオーバー・フローの場
   合には上限値、下限のオーバー・フローの場合には下限
   値に前記メモリの出力信号がなるようにする回路を有す
   ることを特徴とするディジタル位相同期ループ。