JPS6074806A - 定電流バイアス発生回路 - Google Patents
定電流バイアス発生回路Info
- Publication number
- JPS6074806A JPS6074806A JP58182322A JP18232283A JPS6074806A JP S6074806 A JPS6074806 A JP S6074806A JP 58182322 A JP58182322 A JP 58182322A JP 18232283 A JP18232283 A JP 18232283A JP S6074806 A JPS6074806 A JP S6074806A
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- JP
- Japan
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- transistor
- emitter
- resistor
- collector
- power supply
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、定電流バイアス発生回路に関し、特に、電源
電圧変動の影響を受けない定電、流バイアス発生回路に
関する。
電圧変動の影響を受けない定電、流バイアス発生回路に
関する。
従来、定電流バイアス発生回路として、第１図に示され
るような回路が用いられている。第４図の回路は、トラ
ンジスタＱｓ 、Ｑ２および抵抗Ｒ。
るような回路が用いられている。第４図の回路は、トラ
ンジスタＱｓ 、Ｑ２および抵抗Ｒ。
から構成される。第１図の回路において、トランジスタ
Ｑ２のエミッタ面積がトランジスタＱｓのエミッタ面積
のｎ倍に設計されているとすると、Ｉｏ＝ｎ■、トなる
。トランジスタＱｌを通る電流Ｉ ｔは、電源電圧Ｖ。
Ｑ２のエミッタ面積がトランジスタＱｓのエミッタ面積
のｎ倍に設計されているとすると、Ｉｏ＝ｎ■、トなる
。トランジスタＱｌを通る電流Ｉ ｔは、電源電圧Ｖ。
ｃ、トランジスタＱ１のベースエミッタ’ＩＥＥＶＢＨ
お、よび抵抗Ｒユにより次式のように決定される。
お、よび抵抗Ｒユにより次式のように決定される。
１１＝（ｖＣＣ−ｖＢＥｌ）／Ｒ１
従って、出力電流Ｉ。は、負荷と無関係に次式１式％
）
ところで、この電流値は電源電圧によシ変動するため、
電源電圧の変動に影響を受けるという問題がある。
電源電圧の変動に影響を受けるという問題がある。
本発明の目的は、前記の従来技術の問題点にかんがみ、
電源電圧の変動による影響を受けない定電流バイアス発
生回路を提供することにある。
電源電圧の変動による影響を受けない定電流バイアス発
生回路を提供することにある。
〔発明の構成〕
前記の目的を達成するために、本発明においては、正側
電源と負側電源の間に直列に接続される第１の抵抗、第
１および第２のトランジスタ、および、電流出力端と該
負側電源の間に直列に接続される第２の抵抗、第３およ
び第４のトランジスタを有する定電流バイアス発生回路
であって、該第１の抵抗は該正側電源と該第１のトラン
ジスタのコレクタの間に接続され、該第１のトランジス
タのペースがそのコレクタに接続され、該第１のトラン
ジスタのエミッタが該第２のトランジスタのコレクタに
接続され、該第２のトランジスタのエミッタは該負側電
源に接続され、該第３のトランジスタのコレクタは該電
流出力端に接続され、該第３のトランジスタのペースは
該第１のトランジスタのペースに接続され、該第３のト
ランジスタのエミッタは直接または該第２の抵抗を介し
て該第４のトランジスタのコレクタに接続され、該第４
のトランジスタのペースは該第２のトランジスタのコレ
クタに接続され、該第２のトランジスタのペースは該第
４のトランジスタのコレクタに接続され、該第４のトラ
ンジスタのエミッタは該第２の抵抗を介してまたは直接
に該負側電源に接続され、該第１および第２のトランジ
スタのエミッタ面積および該第３または第４のトランジ
スタのいずれか一方のエミッタ面積は同一であシ、該第
３または第４のトランジスタの他方のエミッタ面積は他
のトランジスタのｎ倍であることを特徴とする定電流バ
イアス発生回路が提供される。
電源と負側電源の間に直列に接続される第１の抵抗、第
１および第２のトランジスタ、および、電流出力端と該
負側電源の間に直列に接続される第２の抵抗、第３およ
び第４のトランジスタを有する定電流バイアス発生回路
であって、該第１の抵抗は該正側電源と該第１のトラン
ジスタのコレクタの間に接続され、該第１のトランジス
タのペースがそのコレクタに接続され、該第１のトラン
ジスタのエミッタが該第２のトランジスタのコレクタに
接続され、該第２のトランジスタのエミッタは該負側電
源に接続され、該第３のトランジスタのコレクタは該電
流出力端に接続され、該第３のトランジスタのペースは
該第１のトランジスタのペースに接続され、該第３のト
ランジスタのエミッタは直接または該第２の抵抗を介し
て該第４のトランジスタのコレクタに接続され、該第４
のトランジスタのペースは該第２のトランジスタのコレ
クタに接続され、該第２のトランジスタのペースは該第
４のトランジスタのコレクタに接続され、該第４のトラ
ンジスタのエミッタは該第２の抵抗を介してまたは直接
に該負側電源に接続され、該第１および第２のトランジ
スタのエミッタ面積および該第３または第４のトランジ
スタのいずれか一方のエミッタ面積は同一であシ、該第
３または第４のトランジスタの他方のエミッタ面積は他
のトランジスタのｎ倍であることを特徴とする定電流バ
イアス発生回路が提供される。
本発明による宇電流ノ々イアス発生回路を図面によυ以
下に説明する。
下に説明する。
第２図は、本発明の第１の実施例としての定電流バイア
ス発生回路が示される。第２図の定電流バイアス発生回
路は、トランジスタＱ１ 、Ｑ２ 。
ス発生回路が示される。第２図の定電流バイアス発生回
路は、トランジスタＱ１ 、Ｑ２ 。
Ｑｓ ｌＱ４および抵抗ＲＩ Ｉ Ｒ２から構成される
。
。
トランジスタＱ１ ＊Ｑｔ ＋Ｑａのエミッタ面積は同
一であり、トランジスタＱ４のエミッタ面積は他のトラ
ンジスタのｎ倍となるように形成、される。
一であり、トランジスタＱ４のエミッタ面積は他のトラ
ンジスタのｎ倍となるように形成、される。
各トランジスタの電流増幅率が充分大であるとすると、
抵抗Ｒ１、）ランジスタＱｔ−Ｑｓを流れる電流値は工
、に等しく、トランジスタＱ ｔ ＋ Ｑ４ ａ抵抗Ｒ
２を流れる電流値は工。に等しいと見なせる。各トラン
ジスタのペース・エミッタ電圧ＶＢｍｃｉで表わされる
。ここで、ｌ（：ｙｌ？ルツマン定数、Ｔ：絶対温度、
ｑ：電子の電荷、工、ｌ：飽和電、流である。トランジ
スタＱ、のコレクタ電位ｖｃは、ＶＣ”ｖ１１１Ｃ１＋
ｖＢＥ４＋ＩＯＲ２＝ｖＢＩ２＋ｖＢＥ５であり、飽和
電流値はエミッタ面積に比例するのが成立つ。従って、 ｋＴ Ｉ ｏ−Ｒ２，ｔｎ ｎ が得られる。この出力電流ＩＯは、１１ とは無関係で
あり、従って、電源電圧ＶＣＣおよび抵抗Ｒ８に影響さ
れない安定な定電流出力ＩＯが得られる。
抵抗Ｒ１、）ランジスタＱｔ−Ｑｓを流れる電流値は工
、に等しく、トランジスタＱ ｔ ＋ Ｑ４ ａ抵抗Ｒ
２を流れる電流値は工。に等しいと見なせる。各トラン
ジスタのペース・エミッタ電圧ＶＢｍｃｉで表わされる
。ここで、ｌ（：ｙｌ？ルツマン定数、Ｔ：絶対温度、
ｑ：電子の電荷、工、ｌ：飽和電、流である。トランジ
スタＱ、のコレクタ電位ｖｃは、ＶＣ”ｖ１１１Ｃ１＋
ｖＢＥ４＋ＩＯＲ２＝ｖＢＩ２＋ｖＢＥ５であり、飽和
電流値はエミッタ面積に比例するのが成立つ。従って、 ｋＴ Ｉ ｏ−Ｒ２，ｔｎ ｎ が得られる。この出力電流ＩＯは、１１ とは無関係で
あり、従って、電源電圧ＶＣＣおよび抵抗Ｒ８に影響さ
れない安定な定電流出力ＩＯが得られる。
第３図は、本発明の第２の実施例としての定電流バイア
ス発生回路を示す。第３図の回路は、トランジスタＱ２
のエミ、り面積が他のトランゾスタの１倍であシ、抵抗
Ｒ３がトランジスタＱ２のエミッタとトランジスタＱ４
のコレクタの間に接伏されている点が第２図の回路と異
なる。第３図の回路の出力電流は、第２図の場合と同一
であり、電源電圧の影響を受けない。
ス発生回路を示す。第３図の回路は、トランジスタＱ２
のエミ、り面積が他のトランゾスタの１倍であシ、抵抗
Ｒ３がトランジスタＱ２のエミッタとトランジスタＱ４
のコレクタの間に接伏されている点が第２図の回路と異
なる。第３図の回路の出力電流は、第２図の場合と同一
であり、電源電圧の影響を受けない。
本発明によれば、電源電圧変動による影響を受けない安
定な定電流バイアス発生回路が提供され得る。
定な定電流バイアス発生回路が提供され得る。
第１図は、従来の定電流バイアス発生回路の回路図、
第２図は、本発明の第１の実施例としての定電流バイア
ス発生回路の回路図、 第３図は、本発明の第２の実施例としての定電流バイア
ス発生回路の回路図である。 （符号の説明） Ｑｌ ＋Ｑ＊ ＊Ｑａ ＃Ｑ４ ：）ランジスタ〜Ｒ１
、Ｒ２：抵抗。
ス発生回路の回路図、 第３図は、本発明の第２の実施例としての定電流バイア
ス発生回路の回路図である。 （符号の説明） Ｑｌ ＋Ｑ＊ ＊Ｑａ ＃Ｑ４ ：）ランジスタ〜Ｒ１
、Ｒ２：抵抗。
Claims (1)
- 正側電源と負側電源の間に直列に接続される第１の抵抗
、第１および第２のトランジスタ、および、電流出力端
と該負側電源の間に直列に接続される第２の抵抗、第３
および第４のトランジスタを有する定電流バイアス発生
回路であって、該第１の抵抗は該正側電源と該第１のト
ランジスタのコレクタの間に接続され、該第１のトラン
ジスタのペースがそのコレクタに接続され、該第１のト
ランジスタのエミッタが該第２のトランジスタのコレク
タに接続され、該第２のトランジスタのエミッタは該負
側電源に接続され、該第３のトランジスタのコレクタは
該電流出力端に接続され、該第３のトランジスタのペー
スは該第１のトランジスタのペースに接続され、該第３
のトランジスタのエミッタは直接捷たけ該第２の抵抗を
介して該第４のトランジスタのコレクタに接続され、該
第４のトランジスタのペースは該第２のトランジスタの
コレクタに接続され、該第２のトランジスタのペースは
該第４のトランジスタのコレクタＫＷ続され、該第４の
トランジスタのエミッタは該第２の抵抗を介してまたは
直接に該負側電源に接続され、該第１および第２のトラ
ンジスタのエミッタ面積および該第３または第４のトラ
ンジスタのいずれか一方のエミッタ面積は同一であり、
該第３または第４のトランジスタの他方のエミッタ面積
は他のトランジスタのｎ倍であることを特徴とする定電
流バイアス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182322A JPS6074806A (ja) | 1983-09-30 | 1983-09-30 | 定電流バイアス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182322A JPS6074806A (ja) | 1983-09-30 | 1983-09-30 | 定電流バイアス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074806A true JPS6074806A (ja) | 1985-04-27 |
Family
ID=16116278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182322A Pending JPS6074806A (ja) | 1983-09-30 | 1983-09-30 | 定電流バイアス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074806A (ja) |
-
1983
- 1983-09-30 JP JP58182322A patent/JPS6074806A/ja active Pending
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