JPS6074808A - センス回路 - Google Patents
センス回路Info
- Publication number
- JPS6074808A JPS6074808A JP58182801A JP18280183A JPS6074808A JP S6074808 A JPS6074808 A JP S6074808A JP 58182801 A JP58182801 A JP 58182801A JP 18280183 A JP18280183 A JP 18280183A JP S6074808 A JPS6074808 A JP S6074808A
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- JP
- Japan
- Prior art keywords
- transistor
- output
- inverted
- sense circuit
- transistors
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- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、差動増幅器構成のセンス回路に関し、特にそ
の高感度化および高速化を図ろうとするものである。
の高感度化および高速化を図ろうとするものである。
従来技術と問題点
ＭＯＳスタティックメモリやＭＯＳアナログ回路などの
センスアンプとして有効な差動増幅器は、高速性を持つ
と共に、入力感度特性に優れている必要がある。換言す
れば、入力の差動成分に対する利得は大きいが、同相成
分に対する利得が小さいことが望まれる。
センスアンプとして有効な差動増幅器は、高速性を持つ
と共に、入力感度特性に優れている必要がある。換言す
れば、入力の差動成分に対する利得は大きいが、同相成
分に対する利得が小さいことが望まれる。
第４図は従来のセンスアンプの一例で、νｉ】。
Ｖｉ２は相補的な入力（例えばＶｉｌ ＝Ｄ、 Ｖｉ２
＝Ｄ、こ−でＤはＤの反転） 、ＶＯＩ 、 Ｖｏ２
は相補的な出力である。Ｑ３．Ｑａは入力ｖｉｌ ＋
Ｖｉ２を比較電圧ＶＲと比較して動作する駆動用ＭＯ３
）ランジスタ、Ｑｌ、Ｑ２はそれらの負荷ＭＯ３）ラン
ジスタ、Ｑ５はｖＲを設定する定電流用トランジスタで
ある。この種の回路はその構成トランジスタがバイポー
ラトランジスタであるとｈ ＦＥが大であるので、Ｖｉ
ｌ、 Ｖｉ２の僅かな電位差で急峻な動作即ち出力のス
テップ状態変化が期待できる。しかし、ＭＯＳ）ランジ
スタを用いるとｇｍが小さいので、”ｌ ＋ Ｖ＞２に
ある程度差がついてもトランジスタＱ３．Ｑ４にはいず
れも電流が流れ、その電流値に若干差が生じた程度で、
明確にオン、オフの関係になるには上記差がかなり大で
なければならないという欠点がある。また、電源Ｖｃｃ
が変化したとき比較電圧ｖＲは第５図に実線で示すよう
に、入力り、Ｄの変化には追従できないので、Ｖｃｃが
変ると動作特性も変るということがある。
＝Ｄ、こ−でＤはＤの反転） 、ＶＯＩ 、 Ｖｏ２
は相補的な出力である。Ｑ３．Ｑａは入力ｖｉｌ ＋
Ｖｉ２を比較電圧ＶＲと比較して動作する駆動用ＭＯ３
）ランジスタ、Ｑｌ、Ｑ２はそれらの負荷ＭＯ３）ラン
ジスタ、Ｑ５はｖＲを設定する定電流用トランジスタで
ある。この種の回路はその構成トランジスタがバイポー
ラトランジスタであるとｈ ＦＥが大であるので、Ｖｉ
ｌ、 Ｖｉ２の僅かな電位差で急峻な動作即ち出力のス
テップ状態変化が期待できる。しかし、ＭＯＳ）ランジ
スタを用いるとｇｍが小さいので、”ｌ ＋ Ｖ＞２に
ある程度差がついてもトランジスタＱ３．Ｑ４にはいず
れも電流が流れ、その電流値に若干差が生じた程度で、
明確にオン、オフの関係になるには上記差がかなり大で
なければならないという欠点がある。また、電源Ｖｃｃ
が変化したとき比較電圧ｖＲは第５図に実線で示すよう
に、入力り、Ｄの変化には追従できないので、Ｖｃｃが
変ると動作特性も変るということがある。
発明の目的
本発明は、特にＭＯ３回路に通用して動作の高速化が図
れ、また入力感度特性に優れ、しかも電源電圧変動に強
いセンス回路を提供しようとするものである。
れ、また入力感度特性に優れ、しかも電源電圧変動に強
いセンス回路を提供しようとするものである。
発明の構成
本発明は、反転および非反転入力を受けて反転および非
反転出力を生ずる差動型のセンス回路において、一方の
出力を反転して他方の出力側のトランジスタおよび比較
電圧を制御することにより、該他方の出力の変化を助長
するようにしてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
反転出力を生ずる差動型のセンス回路において、一方の
出力を反転して他方の出力側のトランジスタおよび比較
電圧を制御することにより、該他方の出力の変化を助長
するようにしてなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図は本発明の基本構成を示すブロック図で、ＤＡは
差動アンプ、ＩＩ、１２はインバータである。差動アン
プＤＡは非反転入力Ｖｉ１ と反転入力Ｖｉ２を受けて
反転出力Ｖ。、と非反転出力Ｖ。２を生ずるものである
が、通常出力は一方で良いので、本回路では例えばＶｏ
ｌを外部へ取り出すとしたらＶＯ２は内部的に使用する
。つまり、この出力Ｖ。２をインバータ１１で反転して
比較電圧ｖＲを制御すると共に、インバータ■２で反転
して他方の出力Ｖ。、の変化を助長する。比較電圧ｖＲ
の制御も、出力ＶＯＩの変化を助長する方向に行う。
差動アンプ、ＩＩ、１２はインバータである。差動アン
プＤＡは非反転入力Ｖｉ１ と反転入力Ｖｉ２を受けて
反転出力Ｖ。、と非反転出力Ｖ。２を生ずるものである
が、通常出力は一方で良いので、本回路では例えばＶｏ
ｌを外部へ取り出すとしたらＶＯ２は内部的に使用する
。つまり、この出力Ｖ。２をインバータ１１で反転して
比較電圧ｖＲを制御すると共に、インバータ■２で反転
して他方の出力Ｖ。、の変化を助長する。比較電圧ｖＲ
の制御も、出力ＶＯＩの変化を助長する方向に行う。
第２図は本発明の一実施例を示す回路図で、ＤＡｌはＭ
Ｏ３Ｉ−ランジ′スタＱ１〜Ｑ５からなる第１の差動ア
ンプ、ＤＡ２はＭＯＳ）ランジスタＱ６〜Ｑ、。からな
る第２の差動アンプである。差動アンプＤＡ＋の構成が
第４図と異なる点は、出力ＶＯ２でトランジスタＱ１．
Ｑ２．Ｑ５を制御する様にした点である。トランジスタ
Ｑｌ、Ｑ２．Ｑ６゜Ｑ７はｐチャネル、他はｎチャネル
であるから、Ｖｉｌ がＨ（ハイ）からしくロー）へ、
同時ニＶｉ２がＬからＨへ変化するとき、ＶＯ２はＨか
らＬへ変化する。このためｐチャネルＭＯＳトランジス
タＱ１は電流が流れやすくなるが、ｎチャネルＭＯＳト
ランジスタＱ５は電流が流れにくくなり、ｖＲが上る。
Ｏ３Ｉ−ランジ′スタＱ１〜Ｑ５からなる第１の差動ア
ンプ、ＤＡ２はＭＯＳ）ランジスタＱ６〜Ｑ、。からな
る第２の差動アンプである。差動アンプＤＡ＋の構成が
第４図と異なる点は、出力ＶＯ２でトランジスタＱ１．
Ｑ２．Ｑ５を制御する様にした点である。トランジスタ
Ｑｌ、Ｑ２．Ｑ６゜Ｑ７はｐチャネル、他はｎチャネル
であるから、Ｖｉｌ がＨ（ハイ）からしくロー）へ、
同時ニＶｉ２がＬからＨへ変化するとき、ＶＯ２はＨか
らＬへ変化する。このためｐチャネルＭＯＳトランジス
タＱ１は電流が流れやすくなるが、ｎチャネルＭＯＳト
ランジスタＱ５は電流が流れにくくなり、ｖＲが上る。
これらにより、トランジスタＱ３のオンからオフへの変
化（詳しくは電流が若干流れにくくなる程度であるが、
説明の便宜上オン、オフという）でＬがらＨへ変化しよ
うとしていた出力■ｏ、の該変化が助長され、高速化さ
れる。
化（詳しくは電流が若干流れにくくなる程度であるが、
説明の便宜上オン、オフという）でＬがらＨへ変化しよ
うとしていた出力■ｏ、の該変化が助長され、高速化さ
れる。
逆に、入力ＶｉｌがＬからＨへ、またＶｉ２がＨからＬ
へ変化するときは、出力Ｖ。２はＬがらＨへ変化するの
で、トランジスタＱ１は電流が流れにくくなり、またト
ランジスタＱ１１は電流が流れやすくなり、ｖＲが下る
。これらにより、トランジスタＱ３のオフからオンへの
変化でＨからＬへ変化しようとしていた出力Ｖ。、の該
変化が助長される。
へ変化するときは、出力Ｖ。２はＬがらＨへ変化するの
で、トランジスタＱ１は電流が流れにくくなり、またト
ランジスタＱ１１は電流が流れやすくなり、ｖＲが下る
。これらにより、トランジスタＱ３のオフからオンへの
変化でＨからＬへ変化しようとしていた出力Ｖ。、の該
変化が助長される。
一方、同相利得については、次の様になる。例えば入力
Ｖｉｌ 、 Ｖｉ２が共にＬからＨへ変化したとき、出
力Ｖ。１１ＶＯ２も共にＬになろうとするが、実際には
Ｖ。２のｖＲへの帰還作用でＶ。、をＨに戻そうとする
ので、同相利得は抑圧される。また、スピードもＶ。、
へのブート作用により高速化されるので、高感度、高速
型のセンスアンプが構成される。また、電源Ｖｃｃの変
化に対する比較電圧■Ｒの変化は第５図の破線のように
入力り、Ｄに追従するので、電源Ｖｃｃの電圧が変動し
ても動作不良になることはない。本例ではトランジスタ
Ｑａがインバータ■１に相当し、またトランジスタＱ１
がインバータＩ２に相当する。
Ｖｉｌ 、 Ｖｉ２が共にＬからＨへ変化したとき、出
力Ｖ。１１ＶＯ２も共にＬになろうとするが、実際には
Ｖ。２のｖＲへの帰還作用でＶ。、をＨに戻そうとする
ので、同相利得は抑圧される。また、スピードもＶ。、
へのブート作用により高速化されるので、高感度、高速
型のセンスアンプが構成される。また、電源Ｖｃｃの変
化に対する比較電圧■Ｒの変化は第５図の破線のように
入力り、Ｄに追従するので、電源Ｖｃｃの電圧が変動し
ても動作不良になることはない。本例ではトランジスタ
Ｑａがインバータ■１に相当し、またトランジスタＱ１
がインバータＩ２に相当する。
ところで、差動アンプＤＡ＋の出力Ｖ。２は内部的に使
用するので、ＶＯＩのように外部負荷を駆動するには適
さない。そこで、互に逆相となる外部出力が必要な場合
はもう一度差動アンプＤＡ２を設けてＶＯ，と逆相にな
る外部出力Ｖ。１′を得るようにする。この場合、差動
アンプＤＡ２のトランジスタＱ６〜Ｑ１ｏは差動アンプ
ＤＡ＋のトランジスタ０１〜Ｑ５に対応し、Ｖｏｌに対
応する内部出力Ｖ。２′でトランジスタＱ６．Ｑ？、Ｑ
ｌ。を制御する。
用するので、ＶＯＩのように外部負荷を駆動するには適
さない。そこで、互に逆相となる外部出力が必要な場合
はもう一度差動アンプＤＡ２を設けてＶＯ，と逆相にな
る外部出力Ｖ。１′を得るようにする。この場合、差動
アンプＤＡ２のトランジスタＱ６〜Ｑ１ｏは差動アンプ
ＤＡ＋のトランジスタ０１〜Ｑ５に対応し、Ｖｏｌに対
応する内部出力Ｖ。２′でトランジスタＱ６．Ｑ？、Ｑ
ｌ。を制御する。
第３図は電源の正負を入れ換えた本発明の他の実施例で
ある。この場合はＱｌ、Ｑ２．Ｑｓ、Ｑ？がｎチャネル
となり、残りがｐチャネルとなる。
ある。この場合はＱｌ、Ｑ２．Ｑｓ、Ｑ？がｎチャネル
となり、残りがｐチャネルとなる。
発明の効果
以上述べたように本発明によれば、特にＭＯ３回路によ
るセンスアンプの動作を高速化し、且つ高感度化するこ
とができ、また電源変動に対しても安定した動作が期待
できる利点がある。本発明はＭＯ３回路に適用して有効
であるが、勿論バイポーラ回路に適用してもよい。
るセンスアンプの動作を高速化し、且つ高感度化するこ
とができ、また電源変動に対しても安定した動作が期待
できる利点がある。本発明はＭＯ３回路に適用して有効
であるが、勿論バイポーラ回路に適用してもよい。
第１図は本発明の基本構成を示すブロック図、第２図お
よび第３図は本発明の異なる実施例を示す回路図、第４
図は従来のセンス回路の一例を示す回路図、第５図は比
較電圧ｖＲの電源電圧依存性を示す特性図である。 図中、Ｑｌ、Ｑ２は負荷トランジスタ、Ｑ ３ 。 Ｑ４は駆動トランジスタ、Ｑｓは電流源用トランジスタ
、ＤＡは差動アンプ、ＩＩ、１２はインバータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
よび第３図は本発明の異なる実施例を示す回路図、第４
図は従来のセンス回路の一例を示す回路図、第５図は比
較電圧ｖＲの電源電圧依存性を示す特性図である。 図中、Ｑｌ、Ｑ２は負荷トランジスタ、Ｑ ３ 。 Ｑ４は駆動トランジスタ、Ｑｓは電流源用トランジスタ
、ＤＡは差動アンプ、ＩＩ、１２はインバータである。 出願人 富士通株式会社 代理人弁理士 青 柳 稔
Claims (2)
- （１）反転および非反転入力を受けて反転および非反転
出力を生ずる差動型のセンス回路において、一方の出力
を反転して他方の出力側のトランジスタおよび比較電圧
を制御することにより、該他方の出力の変化を助長する
ようにしてなることを特徴とするセンス回路。 - （２）一対の駆動用ＭＯ３Ｉ−ランジスタのソースを共
通に接続してそれらのゲートへ反転および非反転入力を
与え、且つ該トランジスタのドレイン側には駆動用ＭＯ
３）ランジスタとは逆の導電型の負荷ＭＯ３）ランジス
タをそれぞれ接続し、さらに前記駆動用ＭＯ３Ｉ−ラン
ジスタの共通ソースには比較電圧を規定する電流源用の
ＭＯＳ）ランジスタを接続してなるセンス回路において
、一方の出力を該電流源用のＭＯＳ）ランジスタのゲー
トおよび他方の出力側の負荷ＭＯ３）ランジスタのゲー
トに印加する構成としてなることを特徴とする特許請求
の範囲第１項記載のセンス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182801A JPS6074808A (ja) | 1983-09-30 | 1983-09-30 | センス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182801A JPS6074808A (ja) | 1983-09-30 | 1983-09-30 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6074808A true JPS6074808A (ja) | 1985-04-27 |
| JPH0152928B2 JPH0152928B2 (ja) | 1989-11-10 |
Family
ID=16124655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182801A Granted JPS6074808A (ja) | 1983-09-30 | 1983-09-30 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074808A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004309A (ja) * | 2009-06-22 | 2011-01-06 | Renesas Electronics Corp | 差動信号受信回路および表示装置 |
-
1983
- 1983-09-30 JP JP58182801A patent/JPS6074808A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011004309A (ja) * | 2009-06-22 | 2011-01-06 | Renesas Electronics Corp | 差動信号受信回路および表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0152928B2 (ja) | 1989-11-10 |
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