JPS6070816A - 電圧比較器 - Google Patents
電圧比較器Info
- Publication number
- JPS6070816A JPS6070816A JP58177990A JP17799083A JPS6070816A JP S6070816 A JPS6070816 A JP S6070816A JP 58177990 A JP58177990 A JP 58177990A JP 17799083 A JP17799083 A JP 17799083A JP S6070816 A JPS6070816 A JP S6070816A
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- JP
- Japan
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- transistors
- voltage
- gate
- voltage comparator
- constant current
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- Granted
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電圧比較器、さらに詳しく言えば、二つのアナ
ログ電圧レベルの大小を比較して、その結果に対応した
論理レベルを出力する電圧比較器に関し、特に１、高速
度、高精度の各種Ａ／Ｄ変換器をＭＯ８半導体集積回路
内に実現するに適した電圧比較器を提供するものである
。
ログ電圧レベルの大小を比較して、その結果に対応した
論理レベルを出力する電圧比較器に関し、特に１、高速
度、高精度の各種Ａ／Ｄ変換器をＭＯ８半導体集積回路
内に実現するに適した電圧比較器を提供するものである
。
従来のＭＯ８半導体を用いた電圧比較器は、例えば、Ｉ
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ １ｄ−ｓｔａ
ｔｅＣｉｒＣＩＪｉｔＳＩ ５Ｃ−１４，Ａ６． ＤＥ
Ｃ，１９７９，ＰＰ９６５等に説明されているように、
位相補償回路を有しない、多段縦続構成のいわゆる演算
増幅器形が用いられていた。この場合の多段縦続構成は
、大電圧利得の実現、すなわち、ＭＯ８半導体の相互コ
ンダクタンスが比較的小さいという性質を補って、所望
の最小比較′電圧レベルを確保させるだめの必然的方法
であ夛、シたがって、回路が複雑かつ大規模となムさら
に、又、高速動作を行なわしめようとする場合には、各
段のバイアス電流を大きくする必要もあって、集積回路
化したときの占有面積及び消費電力が大きくなる欠点が
あった。
ＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌ １ｄ−ｓｔａ
ｔｅＣｉｒＣＩＪｉｔＳＩ ５Ｃ−１４，Ａ６． ＤＥ
Ｃ，１９７９，ＰＰ９６５等に説明されているように、
位相補償回路を有しない、多段縦続構成のいわゆる演算
増幅器形が用いられていた。この場合の多段縦続構成は
、大電圧利得の実現、すなわち、ＭＯ８半導体の相互コ
ンダクタンスが比較的小さいという性質を補って、所望
の最小比較′電圧レベルを確保させるだめの必然的方法
であ夛、シたがって、回路が複雑かつ大規模となムさら
に、又、高速動作を行なわしめようとする場合には、各
段のバイアス電流を大きくする必要もあって、集積回路
化したときの占有面積及び消費電力が大きくなる欠点が
あった。
本発明の目的は、上記した従来回路形式の欠点をなくシ
、小面積、小消費電力で、かつ高速、高精度のＭＯ８半
導体電圧比較器を提供することにある。
、小面積、小消費電力で、かつ高速、高精度のＭＯ８半
導体電圧比較器を提供することにある。
本発明は上記目的を達成するため、二人力のアナログ信
号を差動増幅段で増幅し、その差ｄＪ瑠１隅段の出力を
さらに第２の増幅段で増幅する電圧比較器において、上
記差動増幅段を定電流回路と、ソース電極が共通に上記
定電流回路に接続され、ゲート電極のそれぞれに上記二
人カアナログが加えられる第１及び第２のトランジスタ
と、トランジスタからなる第１及び第２の負荷回路と制
御論理信号によって上記第１及び第２の負荷回路がそれ
ぞれ第１及び第２又は第２及び第１のトランジスタのド
レイン電極に切換接続する切換回路とで構成したもので
ある。
号を差動増幅段で増幅し、その差ｄＪ瑠１隅段の出力を
さらに第２の増幅段で増幅する電圧比較器において、上
記差動増幅段を定電流回路と、ソース電極が共通に上記
定電流回路に接続され、ゲート電極のそれぞれに上記二
人カアナログが加えられる第１及び第２のトランジスタ
と、トランジスタからなる第１及び第２の負荷回路と制
御論理信号によって上記第１及び第２の負荷回路がそれ
ぞれ第１及び第２又は第２及び第１のトランジスタのド
レイン電極に切換接続する切換回路とで構成したもので
ある。
下
上記構成によれば、取水に詳細に説明する如く、本発明
による電圧比較器では、差動増幅段が比較的／Ｊ’ｔさ
な電圧利得をもつプリアンプ動作モードと交差接続状態
となる比較動作モードとの２つの動作モードが行なえる
ような構成となり、そのモード切替を制御論理信号によ
って行なうため、高速動作と交差接続における欠点を除
き、高精度の電圧比較が得られる。
による電圧比較器では、差動増幅段が比較的／Ｊ’ｔさ
な電圧利得をもつプリアンプ動作モードと交差接続状態
となる比較動作モードとの２つの動作モードが行なえる
ような構成となり、そのモード切替を制御論理信号によ
って行なうため、高速動作と交差接続における欠点を除
き、高精度の電圧比較が得られる。
以下、本発明を図面を用いて詳Ｍｉｌｌに説明する。
第１図は本発明による電圧比較器の一実施例の回路図で
、第２図は上記回路の動作説明のだめの波形図である。
、第２図は上記回路の動作説明のだめの波形図である。
第１図において、端子１と２の間に電圧ＶＤＤ、 ＶＳ
Ｓ （ただし、ＶＤＤ−ＶＳＳ＞Ｏ） 力印加され、Ｐ
チャネルＭＯ８）ランジスタ（以下、単にＰＭＯ８と呼
ぶ）Ｍｌ及びＭＩＯのゲート電極には端子３からＶＤＤ
−ＶＢ＝Ｃ（ただしＣは正の一定値）なるバイアス′亀
圧ＶＢが印加されている。したがって、Ｍｌ、ＭＩＯの
各ゲート〜ソース間電圧ＶＧＳは定電圧であり、これに
よシＭｌ、ＭＩＯはともに定電流素子動作を行なう。Ｐ
ＭＯ８，Ｍ２とＭ３は互いにソース電極が共通接続され
たトランジスタ寸法が等しい入力トランジスタであり、
それぞれのゲート電極４及び５に２つのアナログ比収電
圧、ＶＩＮ（へ）及びＶＴＮ（ト）が印加される。Ｎチ
ャーＪルＭＯ８）ランジスタ（以下、単にＮＭＯ８と呼
ぶ）Ｍ４及びＭ５は上記Ｍ２及びＭ３の負荷回路であム
これらのゲート電極とドレイン電極との１川にＮＭＯ８
，Ｍ６〜Ｍ９が接続されている。すなわち、ＰＭＯ８，
Ｍ２とＮＭＯ８，Ｍ４のドレイン共通接続点８と、Ｍ４
のゲート′眠極との間にＭ６を、同じく８とＭ５のゲー
ト電極との間にＭ８を、又、Ｍ３とＭ５のドレイン共通
接続点９とＭ４ゲート電極との間にＭ７を、そして、同
じく９とＭ５のゲート電極との間にＭ９を、それぞれ接
続している。
Ｓ （ただし、ＶＤＤ−ＶＳＳ＞Ｏ） 力印加され、Ｐ
チャネルＭＯ８）ランジスタ（以下、単にＰＭＯ８と呼
ぶ）Ｍｌ及びＭＩＯのゲート電極には端子３からＶＤＤ
−ＶＢ＝Ｃ（ただしＣは正の一定値）なるバイアス′亀
圧ＶＢが印加されている。したがって、Ｍｌ、ＭＩＯの
各ゲート〜ソース間電圧ＶＧＳは定電圧であり、これに
よシＭｌ、ＭＩＯはともに定電流素子動作を行なう。Ｐ
ＭＯ８，Ｍ２とＭ３は互いにソース電極が共通接続され
たトランジスタ寸法が等しい入力トランジスタであり、
それぞれのゲート電極４及び５に２つのアナログ比収電
圧、ＶＩＮ（へ）及びＶＴＮ（ト）が印加される。Ｎチ
ャーＪルＭＯ８）ランジスタ（以下、単にＮＭＯ８と呼
ぶ）Ｍ４及びＭ５は上記Ｍ２及びＭ３の負荷回路であム
これらのゲート電極とドレイン電極との１川にＮＭＯ８
，Ｍ６〜Ｍ９が接続されている。すなわち、ＰＭＯ８，
Ｍ２とＮＭＯ８，Ｍ４のドレイン共通接続点８と、Ｍ４
のゲート′眠極との間にＭ６を、同じく８とＭ５のゲー
ト電極との間にＭ８を、又、Ｍ３とＭ５のドレイン共通
接続点９とＭ４ゲート電極との間にＭ７を、そして、同
じく９とＭ５のゲート電極との間にＭ９を、それぞれ接
続している。
又、ＰＭＯ８，Ｍ１２とＮＭＯＳ、Ｍ１３とで構成され
るＣＭＯＳインバータの入力ゲート電極と上記Ｍ６及び
Ｍ９のゲート電極は、モード切替信号の入力端子６に接
続されている。一方、上記ＮＭＯＳ 。
るＣＭＯＳインバータの入力ゲート電極と上記Ｍ６及び
Ｍ９のゲート電極は、モード切替信号の入力端子６に接
続されている。一方、上記ＮＭＯＳ 。
Ｍ７及びＭ８のゲート電極は上記インバータの出力ツー
ドアに接続されている。すなわち、ＭＯＳ。
ドアに接続されている。すなわち、ＭＯＳ。
Ｍ６〜Ｍ９．Ｍ１２及びＭ１３は負荷回路であるＭＯＳ
。
。
Ｍ２及びＭ３の接続を切換えるものである。さらに、Ｎ
Ｍ’Ｏ８，Ｍｌｌは前記ＰＭＯ８，ＭＩＯを定電流負荷
とする反転増幅器を構成し、上述した初段の差動増幅出
力ノード９の電圧を反転増幅して端子１゜より比較結果
を出力する。
Ｍ’Ｏ８，Ｍｌｌは前記ＰＭＯ８，ＭＩＯを定電流負荷
とする反転増幅器を構成し、上述した初段の差動増幅出
力ノード９の電圧を反転増幅して端子１゜より比較結果
を出力する。
次に、以上の構成各部の動作を述べる。
第２図は上記実施例の動作説明のだめの波形図で、横軸
は時間、縦軸は各部電圧である。又、同数の数は第１の
同一番号の所の電圧を示す。いま、端子５の印加電圧■
ＩＮ（ト）を一定値とし、端子４の印加電圧ＶＩＮ（へ
）を比較される電圧として説明する。
は時間、縦軸は各部電圧である。又、同数の数は第１の
同一番号の所の電圧を示す。いま、端子５の印加電圧■
ＩＮ（ト）を一定値とし、端子４の印加電圧ＶＩＮ（へ
）を比較される電圧として説明する。
時刻ｔがＯ≦１（１，の時間域においては、端子６の動
作モード切替信号が高論理レベルであり、したがって、
ノード７は低論理レベルであるから、ＮＭＯＳ、Ｍ６及
びＭ９がオン、Ｍ７及びＭ８がオフの状態である。した
がって、このときの初段増幅回路（ＭＯＳ）ランジスタ
、λ・・１１〜Ｍ５で構成）は比較的電圧利得の小さい
線形差動増幅器として動作し、ＶＩＮ（ト）−ＶＩＮに
）−ＶＩＢならばノード８及びノード９の電圧（ＶＳ及
びＶ、）は共にｖａ ”” Ｖｅ ＝ Ｖ Ｏｎであシ
、ＶＩＮに）−ＶＩＮ（ト）＋△ＶＩＢならばＶＳ −
■ＯＢ −△ＶＯＢ、（ただしノード８の電圧波形は第
２図には示していない） ＶＳ ＝ Ｖ ＯＢ＋△■Ｏ
Ｂとなる。ここで電圧増幅利得ＧＡ−△ＶＯＢ／△ＶＩ
Ｂをいくらに選ぶかは設計上の問題であるが、通常、こ
の状態での負荷構成並びに低消費電力化を考えるとＧＡ
は比較的小さな値であり、△ＶＩＢが小さい場合にはこ
の寸までは出力１０の電圧を反転することはできない。
作モード切替信号が高論理レベルであり、したがって、
ノード７は低論理レベルであるから、ＮＭＯＳ、Ｍ６及
びＭ９がオン、Ｍ７及びＭ８がオフの状態である。した
がって、このときの初段増幅回路（ＭＯＳ）ランジスタ
、λ・・１１〜Ｍ５で構成）は比較的電圧利得の小さい
線形差動増幅器として動作し、ＶＩＮ（ト）−ＶＩＮに
）−ＶＩＢならばノード８及びノード９の電圧（ＶＳ及
びＶ、）は共にｖａ ”” Ｖｅ ＝ Ｖ Ｏｎであシ
、ＶＩＮに）−ＶＩＮ（ト）＋△ＶＩＢならばＶＳ −
■ＯＢ −△ＶＯＢ、（ただしノード８の電圧波形は第
２図には示していない） ＶＳ ＝ Ｖ ＯＢ＋△■Ｏ
Ｂとなる。ここで電圧増幅利得ＧＡ−△ＶＯＢ／△ＶＩ
Ｂをいくらに選ぶかは設計上の問題であるが、通常、こ
の状態での負荷構成並びに低消費電力化を考えるとＧＡ
は比較的小さな値であり、△ＶＩＢが小さい場合にはこ
の寸までは出力１０の電圧を反転することはできない。
しかし、ｔ−１ｌで端子６の印加電圧を低論理Ｉ／ベベ
ル変化させると、ＮＭＯＳ、Ｍ６及びＭ９はオフ、Ｍ７
及びＭ８はオンとなり、すなわち、ノード８の電圧がＮ
ＭＯＳ、Ｍ５のゲート電極に、また、ノード９の電圧が
ＮＭＯＳ、Ｍ４のゲート電極に印加されることになり、
負荷ＭＯ８，Ｍ４とＭ５が互いに交差接続状態になる。
ル変化させると、ＮＭＯＳ、Ｍ６及びＭ９はオフ、Ｍ７
及びＭ８はオンとなり、すなわち、ノード８の電圧がＮ
ＭＯＳ、Ｍ５のゲート電極に、また、ノード９の電圧が
ＮＭＯＳ、Ｍ４のゲート電極に印加されることになり、
負荷ＭＯ８，Ｍ４とＭ５が互いに交差接続状態になる。
したがって、この場合、Ｍ４はそのゲート電極に前述の
プリアンプモード時における電位よ）大きい値が与えら
れ、よジオン抵抗値が小さくなるように動作するから、
そのドレイン電極（すなわち、ノード８）の電位が前述
のプリアンプモード時よシ小さくなる。一方、ＮＭＯＳ
、Ｍ５は、そのゲート電極に、やはり、前述プリアンプ
モード時よシも小さい値の電位が与えられ、その値はす
ぐ上で述べたようにさらに小さな値に変化しているから
、よジオン抵抗値が大きくなるように動作して、そのド
レイン電極（すなわち、ノード９）の電位を犬さくする
ように変化する。すなわち、この状態でのノード８及び
ノード９は、もしそのノード間にわずかな差（２△ＶＢ
Ｏ）があれば、い１述べた正帰還動作によって、急速に
その差を拡大するように変化する。
プリアンプモード時における電位よ）大きい値が与えら
れ、よジオン抵抗値が小さくなるように動作するから、
そのドレイン電極（すなわち、ノード８）の電位が前述
のプリアンプモード時よシ小さくなる。一方、ＮＭＯＳ
、Ｍ５は、そのゲート電極に、やはり、前述プリアンプ
モード時よシも小さい値の電位が与えられ、その値はす
ぐ上で述べたようにさらに小さな値に変化しているから
、よジオン抵抗値が大きくなるように動作して、そのド
レイン電極（すなわち、ノード９）の電位を犬さくする
ように変化する。すなわち、この状態でのノード８及び
ノード９は、もしそのノード間にわずかな差（２△ＶＢ
Ｏ）があれば、い１述べた正帰還動作によって、急速に
その差を拡大するように変化する。
したがって、第２図に示すように、ノード９の電圧がＭ
ＩＯ及びＭｌｌから成る次段の反転増幅部でさらに増幅
され、結果として、出力端子１０に、ＶＩＮ（ハ）とＶ
ＩＮ（イ）との大小判定結果を電涼電圧値間にわたって
変化する論理レベルとして出力することができる。しか
も、この正帰還動作は急速で、かつ、電圧利得が大きい
から、例え、この時間域中に入力比較電圧ＶＩＮ（へ）
が反対方向に変化しても、その反対方向電圧がよほど犬
でない限り、再び出力を反転することはできない。すな
わち換言すると、一度この比較モードが与えられるとそ
の期間中に入力が変化しても出力１０の結果は保持され
る。
ＩＯ及びＭｌｌから成る次段の反転増幅部でさらに増幅
され、結果として、出力端子１０に、ＶＩＮ（ハ）とＶ
ＩＮ（イ）との大小判定結果を電涼電圧値間にわたって
変化する論理レベルとして出力することができる。しか
も、この正帰還動作は急速で、かつ、電圧利得が大きい
から、例え、この時間域中に入力比較電圧ＶＩＮ（へ）
が反対方向に変化しても、その反対方向電圧がよほど犬
でない限り、再び出力を反転することはできない。すな
わち換言すると、一度この比較モードが与えられるとそ
の期間中に入力が変化しても出力１０の結果は保持され
る。
次に１．、＝１．で再び端子６の電位が高論理レベルと
なり、プリオベアング動作にモードが切替えられると、
ノード９（及びノード８）の′電圧は小電圧利得の増幅
動作を行ない、したがって、出力ノード１０の電位は書
び尚論理レベルとなる。
なり、プリオベアング動作にモードが切替えられると、
ノード９（及びノード８）の′電圧は小電圧利得の増幅
動作を行ない、したがって、出力ノード１０の電位は書
び尚論理レベルとなる。
次に１＝ １．で再び比較モードとなるが、このとき、
図例では、そのモード切替直前の入力比較電圧ＶＩＮに
）がＶＩＮ（へ）−ＶＩ１１＋）＝−△ＶＢｊ（＜Ｏ）
の場合を示している。この場合、詳細説明は省略するが
、上述同様の動作により、出力ノード１０には高論理レ
ベルが得られることになる。
図例では、そのモード切替直前の入力比較電圧ＶＩＮに
）がＶＩＮ（へ）−ＶＩ１１＋）＝−△ＶＢｊ（＜Ｏ）
の場合を示している。この場合、詳細説明は省略するが
、上述同様の動作により、出力ノード１０には高論理レ
ベルが得られることになる。
以上、本発明の詳細な説明したが、本発明回路構成はこ
れを動作使用中の電源電圧変動に対して極めて安定であ
るという％徴を有する。すなわち、初段差動増幅回路及
び次段反転回路共に、上部の電源ＶＤＤＫ接続されたＰ
ＭＯ８，Ｍｌ及びＭＩＯが定電流源構成であるため、も
し動作使用中に電源電圧ＶＤＤが変動しても、ノード８
及び９の電圧は変動せず、しだがって出力ノード１０の
電圧も安定でａる。又、ｖＳＳ電源側が変動した場合、
ノード８及び９はその電源電圧変動量だけ同時に変動す
るが、ＮＭＯ８，Ｍｌｌのゲートルソース電極間電圧は
一定でちるから、やはυ出力ノード１０の電圧はＶＳＳ
に対して安定である。
れを動作使用中の電源電圧変動に対して極めて安定であ
るという％徴を有する。すなわち、初段差動増幅回路及
び次段反転回路共に、上部の電源ＶＤＤＫ接続されたＰ
ＭＯ８，Ｍｌ及びＭＩＯが定電流源構成であるため、も
し動作使用中に電源電圧ＶＤＤが変動しても、ノード８
及び９の電圧は変動せず、しだがって出力ノード１０の
電圧も安定でａる。又、ｖＳＳ電源側が変動した場合、
ノード８及び９はその電源電圧変動量だけ同時に変動す
るが、ＮＭＯ８，Ｍｌｌのゲートルソース電極間電圧は
一定でちるから、やはυ出力ノード１０の電圧はＶＳＳ
に対して安定である。
以上説明した如く、本発明によれば、極めて簡易な構成
により、小面槓、低消費電力で、かつ高速、高安定、高
利得の電圧比較器が実現でき、高速、高精度のＡ／Ｄ変
換器等を経済的に集積１回路化することができる。
により、小面槓、低消費電力で、かつ高速、高安定、高
利得の電圧比較器が実現でき、高速、高精度のＡ／Ｄ変
換器等を経済的に集積１回路化することができる。
第１図は本発明による電圧比較器の一実施例の回路図、
第２図は第１図の各部動作を説明する′紙圧波形である
。 １、２．３・・・電源入力端子、４，５・アナログ比較
電圧入力端子、１０・・出力端子、Ｍ１〜Ｍ１３・・・
ＭＯＳトランジスタ。
第２図は第１図の各部動作を説明する′紙圧波形である
。 １、２．３・・・電源入力端子、４，５・アナログ比較
電圧入力端子、１０・・出力端子、Ｍ１〜Ｍ１３・・・
ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、二人カアナログ電圧差を増幅する差動増幅段と、該
増幅段出力をさらに電源電圧振幅までに増幅する第２の
増幅段との縦続で構成された電圧比較器において、上記
差動増幅段が、第１の定電流回路とソース電極が共通に
上記第１の定電流回路に接続され、ゲートにそれぞれ上
記二人カアナログが加えられる第１及び第２のトランジ
スタと、トランジスタからなる第１及び第２の負荷回路
と、制御論理信号によって、上記第１及び第２の負荷回
路がそれぞれ上記第１及び第２の、又は第２及び第１の
トランジスタのドレイン電極に切換接続する切換回路と
を有して構成されたことを特徴とする電圧比較器。 ２、第１項記載の電圧比較器において、上記第２の増幅
段が、第２の定電流回路と、ドレイン電極及びノース電
極が上記第２の定電流回路に直列に接続され、ゲート電
極が上記第１及び第２のトランジスタのゲート電極に接
続され、ドレイン電極に出力端子を有してなることを特
徴とする電圧比較器。 ３、第１項又は第２項記載の電圧比較器にお′いて上記
第１及び第２の定電流回路はいずれもソース電極及びゲ
ート電極がそれぞれ第１及び第２の電源接続された第３
及び第４のトランジスタで構成され、上記第１及び第２
の負荷回路のそれぞれはドレイン電極がそれぞれ第１及
び第２のトランジスタのドレイン電極に、ソース電極が
第３の電源に接続された第５．第６のトランジスタで構
成され、上記切換回路は上記第１電源と第３電源間に接
続され上記制御論理信号を入力とするインバータ回路と
上記制御論理信号がゲート電極に加えられドレイン電極
及びソース電極がそれぞれ上記第５及び第６のトランジ
スタのゲート電極、ソース電極間に接続された第７及び
第８のトランジスタとゲー）ｉｆｆ極が共通に上記イン
バータの出力に長続され、ノース電極がそれぞれ上記第
５及び第６のトランジスタのゲートを極に、ドレイン電
極がそれぞれ上記第６及び第５のトランジスタのドレイ
ン電極に接続された第７及び第８のトランジスタとから
なることを％徴とする電圧比較器。 ４、第１．第２又は第３項記載の電圧比較器において、
各トランジスタがＭＯＳ）ランジスタで構成されたこと
を特徴とする電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177990A JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177990A JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070816A true JPS6070816A (ja) | 1985-04-22 |
| JPH0310247B2 JPH0310247B2 (ja) | 1991-02-13 |
Family
ID=16040607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177990A Granted JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628228A1 (ja) * | 1988-03-04 | 1989-09-08 | Thomson Composants Milit Spaci |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104925843A (zh) * | 2015-06-03 | 2015-09-23 | 清华大学 | 利用复合铝盐制备薄片状α-Al2O3珠光颜料基材的方法 |
-
1983
- 1983-09-28 JP JP58177990A patent/JPS6070816A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628228A1 (ja) * | 1988-03-04 | 1989-09-08 | Thomson Composants Milit Spaci |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0310247B2 (ja) | 1991-02-13 |
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