JPS6074814A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS6074814A JPS6074814A JP58182038A JP18203883A JPS6074814A JP S6074814 A JPS6074814 A JP S6074814A JP 58182038 A JP58182038 A JP 58182038A JP 18203883 A JP18203883 A JP 18203883A JP S6074814 A JPS6074814 A JP S6074814A
- Authority
- JP
- Japan
- Prior art keywords
- shift
- clock
- delay circuit
- delay
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
- H03K5/15093—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages using devices arranged in a shift register
-
- F—MECHANICAL ENGINEERING; LIGHTING; HEATING; WEAPONS; BLASTING
- F02—COMBUSTION ENGINES; HOT-GAS OR COMBUSTION-PRODUCT ENGINE PLANTS
- F02B—INTERNAL-COMBUSTION PISTON ENGINES; COMBUSTION ENGINES IN GENERAL
- F02B75/00—Other engines
- F02B75/02—Engines characterised by their cycles, e.g. six-stroke
- F02B2075/022—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle
- F02B2075/025—Engines characterised by their cycles, e.g. six-stroke having less than six strokes per cycle two
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、シフトレジスタによる遅延回路に関する。
（ｂ） 技術の背景
ディジタル信号を扱う電子回路に於て、例えば電子計算
機のチャネル装置と入出力装置の信号転送にその例を見
る如く、信号の伝播には時間的ばらつきが避けられず、
それを補正するために遅延回路が用いられる。
機のチャネル装置と入出力装置の信号転送にその例を見
る如く、信号の伝播には時間的ばらつきが避けられず、
それを補正するために遅延回路が用いられる。
上述の如き電子回路には、従来から誘導線輪■と容量（
Ｑより成る中間タッグを設けたＬＣ遅延線が、総ｆ！Ａ
延時間を数十ナノ秒から数百ナノ秒としタップの遅延時
間を数ナノ秒から数十ナノ秒として多く用いられて来た
が、集積回路化（以下ＩＣ化と略″称する）が進んだ最
近の電子回路では、ＬＣ遅延線の寸法が大きく、実装ス
ペース上問題が出て来た。
Ｑより成る中間タッグを設けたＬＣ遅延線が、総ｆ！Ａ
延時間を数十ナノ秒から数百ナノ秒としタップの遅延時
間を数ナノ秒から数十ナノ秒として多く用いられて来た
が、集積回路化（以下ＩＣ化と略″称する）が進んだ最
近の電子回路では、ＬＣ遅延線の寸法が大きく、実装ス
ペース上問題が出て来た。
電子回路には、特に遅延回路と称してはいないが、遅延
機能を有する回路にシフトレジスタがあ延線に代って置
き換えるには精度の改善が必要であった。
機能を有する回路にシフトレジスタがあ延線に代って置
き換えるには精度の改善が必要であった。
（Ｃ）′従来技術と問題点
近年、電子回路は大規模集積回路（以下ＬＳＩと略称す
る）の使用により、−装置が使用する部品数は減少しか
つ装置の大きさは小形化している。
る）の使用により、−装置が使用する部品数は減少しか
つ装置の大きさは小形化している。
然し乍ら、ＬＣ遅延線を使用する遅延回路は誘導ｆｓ輪
を内蔵するため、ＬＳＩ化は難かしく、遅延回路に大き
なスペースを割かねばならず、装置の小形化に大きな障
害となっていた。
を内蔵するため、ＬＳＩ化は難かしく、遅延回路に大き
なスペースを割かねばならず、装置の小形化に大きな障
害となっていた。
遅延機能を有するシフトレジスタはＬＳｌ、化が可能で
あり、これを遅延回路に活用できれば小形化の問題は一
挙に解決できるが、従来技術では下記の如ぐ精度上に問
題点があった。
あり、これを遅延回路に活用できれば小形化の問題は一
挙に解決できるが、従来技術では下記の如ぐ精度上に問
題点があった。
第１図にシフトレジスタを使用した従来の遅延回路のブ
ロック図を示し、第２図に該遅延回路による遅延時間形
成をタイムチャートにて示す。
ロック図を示し、第２図に該遅延回路による遅延時間形
成をタイムチャートにて示す。
第１図に於て、１はシフトレジスタにて複数のフリップ
フロップ（以下ＦＦと略称する）を直列に接続したレジ
スタで、該ＦＦがＡＩ、 Ａ２． Ａ３゜Ａ４と４個の
場合を示す。
フロップ（以下ＦＦと略称する）を直列に接続したレジ
スタで、該ＦＦがＡＩ、 Ａ２． Ａ３゜Ａ４と４個の
場合を示す。
シフトレジスタ１にシフトクロックが３より入力し入力
信号が５より入力して各ＦＦよりシフト信号が出力する
。遅延時間は該入力信号の立上り或は立下りから該シフ
ト信号の立上り或は立下りまでの時間として得られるが
、こ＼では入力信号の立上りからシフト信号の立上りま
での時間として説明する。
信号が５より入力して各ＦＦよりシフト信号が出力する
。遅延時間は該入力信号の立上り或は立下りから該シフ
ト信号の立上り或は立下りまでの時間として得られるが
、こ＼では入力信号の立上りからシフト信号の立上りま
での時間として説明する。
第２図にシフトレジスタ１の各ＦＦから出力するシフト
信号をシフトクロックの時間軸でタイムチャートにて示
す。なお、各ＦＦはシフトクロックの立上りで動作する
ものとする。
信号をシフトクロックの時間軸でタイムチャートにて示
す。なお、各ＦＦはシフトクロックの立上りで動作する
ものとする。
第２図に於て、入力信号の立上りとシフトクロックの立
上りのタイミングを考えるとき、入力信号の立上りがシ
フトクロックの直前にある場合と直後にある場合を考え
ておけば、すべての該タイミングはこの範囲内にある。
上りのタイミングを考えるとき、入力信号の立上りがシ
フトクロックの直前にある場合と直後にある場合を考え
ておけば、すべての該タイミングはこの範囲内にある。
第２図の入力信号（１）の場合が前者を示し、入力信号
（２）の場合が後者を示す。
（２）の場合が後者を示す。
第２図に於て、入力信号（１）と（２）のシフト信号は
４通りあるが、Ａｌｌは入力信号の立上りとＡｌｌの立
上りが近接していて遅延時間が取れない場合がある。し
たがって第１図に示す通り、遅延時間をめるシフト信号
出力はＦＦ２段目のＡ２出力から６２．６３．６４とし
て取り出す。出力端子６２からの入力信号（１）と（２
）に対するシフト信号を第２図にて比較するとＡ２１及
びＡ２２となり、夫々の持つ遅延時間ｔとｒの間にはク
ロック信号の１周期Ｔの差があることが分かる。この差
Ｔは他の出力端子６３．６４でも同様に発生するもので
、これが第１図の遅延回路の精度となる。
４通りあるが、Ａｌｌは入力信号の立上りとＡｌｌの立
上りが近接していて遅延時間が取れない場合がある。し
たがって第１図に示す通り、遅延時間をめるシフト信号
出力はＦＦ２段目のＡ２出力から６２．６３．６４とし
て取り出す。出力端子６２からの入力信号（１）と（２
）に対するシフト信号を第２図にて比較するとＡ２１及
びＡ２２となり、夫々の持つ遅延時間ｔとｒの間にはク
ロック信号の１周期Ｔの差があることが分かる。この差
Ｔは他の出力端子６３．６４でも同様に発生するもので
、これが第１図の遅延回路の精度となる。
上述は入力信号の立上りからの遅延時間やシフトクロッ
クの立上りでオンオフするＦＦを例にした説明であるが
、これを夫々の立下りで機能させても結果は同様で、遅
延時間の精度は上述のＴで抑えられる。すなわち、従来
技術ではシフトレジスタを使用する遅延回路では該シフ
トレジスタの７７トクロツクの周期以上には精度が上げ
られない。シフトクロックの周期は、使用する素子の動
作速度の制約から無暗に短くすることはできず、現在実
現できる周期のま＼ではＬＣ遅延線の精度には及ばない
という問題点があった。
クの立上りでオンオフするＦＦを例にした説明であるが
、これを夫々の立下りで機能させても結果は同様で、遅
延時間の精度は上述のＴで抑えられる。すなわち、従来
技術ではシフトレジスタを使用する遅延回路では該シフ
トレジスタの７７トクロツクの周期以上には精度が上げ
られない。シフトクロックの周期は、使用する素子の動
作速度の制約から無暗に短くすることはできず、現在実
現できる周期のま＼ではＬＣ遅延線の精度には及ばない
という問題点があった。
（ｄ）発明の目的
上述の従来技術の問題点に鑑み、本発明は遅延回路にシ
フトレジスタを使用してＬＳＩ化して小形化すると共に
、それにより得られる遅延時間の精度を該シフトレジス
タのシフトクロックの周期より短縮して向上させること
を目的とする。
フトレジスタを使用してＬＳＩ化して小形化すると共に
、それにより得られる遅延時間の精度を該シフトレジス
タのシフトクロックの周期より短縮して向上させること
を目的とする。
（ｅ） 発明の構成
本発明は、入力信号を所定の遅延時間遅らせる遅延回路
に於て、該遅延時間に対して充分短い周期を有するクロ
ック信号と該クロック信号の立上りで動作する第１シフ
トレジスタと該クロック信号の立下りで動作する第２シ
フトレジスタと該第１及び第２シフトレジスタの２段目
以降ｎ段目の出力の論理和及び論理積を形成する手段を
備え、上記入力信号を上記第１及びＭ２シフトレジスタ
同 に入力して上記クロック信号に壊期してシフト動作を行
い、上記論理和及び論理積の出力信号を検出するもので
ありて、本発明により遅延回路は、ＬＳＩ化されて小形
になり、遅延時間の精度はシフトレジスタのシフトクロ
ックの周期の１／２にすることができ、上述の目的は充
分達成される。
に於て、該遅延時間に対して充分短い周期を有するクロ
ック信号と該クロック信号の立上りで動作する第１シフ
トレジスタと該クロック信号の立下りで動作する第２シ
フトレジスタと該第１及び第２シフトレジスタの２段目
以降ｎ段目の出力の論理和及び論理積を形成する手段を
備え、上記入力信号を上記第１及びＭ２シフトレジスタ
同 に入力して上記クロック信号に壊期してシフト動作を行
い、上記論理和及び論理積の出力信号を検出するもので
ありて、本発明により遅延回路は、ＬＳＩ化されて小形
になり、遅延時間の精度はシフトレジスタのシフトクロ
ックの周期の１／２にすることができ、上述の目的は充
分達成される。
（ｆ） 発明の実施例
第３図に本発明によるシフトレジスタを使用する遅延回
路の回路構成の実施例をブロック図にて示し、第４図（
ａ）、 （ｂ）、 （ｃ）、（ｄ）に本発明の遅延回路
実施例による遅延時間形成のタイムチャートを、シフト
クロックに対し４種類の異なるタイミングで入力する入
力信号について示す。
路の回路構成の実施例をブロック図にて示し、第４図（
ａ）、 （ｂ）、 （ｃ）、（ｄ）に本発明の遅延回路
実施例による遅延時間形成のタイムチャートを、シフト
クロックに対し４種類の異なるタイミングで入力する入
力信号について示す。
第３図に於て、１は４個のＦＦ Ａｌ、Ａ２．Ａ３゜Ａ
４より成るシフトレジスタ、２は４個のＦＦ Ｂｌ。
４より成るシフトレジスタ、２は４個のＦＦ Ｂｌ。
Ｂ２．Ｂ３．Ｂ４より成るシフトレジスタを示し、３は
デユーティファクタ５０％のシフトクロックの入力端、
４は該シフトクロックをシフトレジスタ１と２に夫々逆
位相で入力させるバッファインバータを示し、５は入力
信号の入力端を示す〇シフトレジスタ１及び２のＡ２と
Ｂ２．Ａ３とＢ３゜Ａ４とＢ４のＦＦのシフト信号出力
は夫々論理和ゲートＯＲ２，０Ｒ３，ＯＲ４にて論理和
がとられてＢ２゜Ｂ３．Ｂ４に出力し、論理積ゲートＡ
ＮＤ２．ＡＮＤ３゜ＡＮＤ４にて論理積がとられてＮ２
．Ｎ３．Ｎ４に出力する。これ等Ｐ２．Ｐ３．Ｐ４及び
Ｎ２． Ｎ３． Ｎ４の信号は遅延時間の情報を持ち、
これを取り出して使用する。
デユーティファクタ５０％のシフトクロックの入力端、
４は該シフトクロックをシフトレジスタ１と２に夫々逆
位相で入力させるバッファインバータを示し、５は入力
信号の入力端を示す〇シフトレジスタ１及び２のＡ２と
Ｂ２．Ａ３とＢ３゜Ａ４とＢ４のＦＦのシフト信号出力
は夫々論理和ゲートＯＲ２，０Ｒ３，ＯＲ４にて論理和
がとられてＢ２゜Ｂ３．Ｂ４に出力し、論理積ゲートＡ
ＮＤ２．ＡＮＤ３゜ＡＮＤ４にて論理積がとられてＮ２
．Ｎ３．Ｎ４に出力する。これ等Ｐ２．Ｐ３．Ｐ４及び
Ｎ２． Ｎ３． Ｎ４の信号は遅延時間の情報を持ち、
これを取り出して使用する。
第３図の遅延回路は入力信号の立上り又は立下りから遅
延時間を形成できるが、本説明は立上りから遅延時間を
形成する場合を例に採る。シフトレジスタ１及び２は同
一の機能を持つが、バッファインバータ４により例えば
シフトレジスタ１がシフトクロックの立上りで動作する
とすればシフトレジスタ２はシフトクｄｊりの立下りで
動作する０ 第４図は、第２図と同様に周期をＴとしデユーティファ
クタ５０チのシフトクロックを時間軸としてシフトレジ
スタ１及び２の各段のＦＦの出力をＡ及びＢを付して示
し、これ等ＦＦの出力の論理和及び論理積の出力をＰ及
びＮを付して示す。
延時間を形成できるが、本説明は立上りから遅延時間を
形成する場合を例に採る。シフトレジスタ１及び２は同
一の機能を持つが、バッファインバータ４により例えば
シフトレジスタ１がシフトクロックの立上りで動作する
とすればシフトレジスタ２はシフトクｄｊりの立下りで
動作する０ 第４図は、第２図と同様に周期をＴとしデユーティファ
クタ５０チのシフトクロックを時間軸としてシフトレジ
スタ１及び２の各段のＦＦの出力をＡ及びＢを付して示
し、これ等ＦＦの出力の論理和及び論理積の出力をＰ及
びＮを付して示す。
第２図と同様に入力信号の立上りとシフトクロックの立
上り及び立下りのタイミングには夫々入力信号の立上り
がシフトクロックの立上りの前後にある場合と立下りの
前後にある場合を考慮しなければならない。前者の場合
第４図の（ａ）と（６）が対応し、後者の場合第４図の
（ｃ）と（ｄ）が対応する。
上り及び立下りのタイミングには夫々入力信号の立上り
がシフトクロックの立上りの前後にある場合と立下りの
前後にある場合を考慮しなければならない。前者の場合
第４図の（ａ）と（６）が対応し、後者の場合第４図の
（ｃ）と（ｄ）が対応する。
第４図（ａ）、 （ｂ）−（ｃ）、 （ｄ３のＰとＮを
比較すると、夫々の入力信号の立上りからの遅延時間は
次表の通りである。
比較すると、夫々の入力信号の立上りからの遅延時間は
次表の通りである。
表
上表より、遅延時間はＰとＮを合わせて本例では６種類
取れるが、いずれの場合も精度は１／２Ｔである。
取れるが、いずれの場合も精度は１／２Ｔである。
以上は入力信号の立上りからの遅延時間を例にとって説
明したが、入力信号の立下りから遅延時間を同様にめる
ことができ、この場合も遅延時間の精度は１／２Ｔとな
る。すなわち、本発明は、クロックパルスの立上り及び
立下りで動作する２個のシフトレジスタを使用し、該シ
フトレジスタの各段のＦＦのシフト出力信号の論理和と
論理積より遅延時間を得ることが特徴であり、その結果
遅延時間の精度を従来の２倍の１／２Ｔに向上させるこ
とができる。
明したが、入力信号の立下りから遅延時間を同様にめる
ことができ、この場合も遅延時間の精度は１／２Ｔとな
る。すなわち、本発明は、クロックパルスの立上り及び
立下りで動作する２個のシフトレジスタを使用し、該シ
フトレジスタの各段のＦＦのシフト出力信号の論理和と
論理積より遅延時間を得ることが特徴であり、その結果
遅延時間の精度を従来の２倍の１／２Ｔに向上させるこ
とができる。
（ｇ） 発明の効果
本発明により、遅延回路をＬＳＩ化して小形化でき、か
つ使用するシフトレジスタのシフトクロックの周期のＩ
Ａに高精度化でき、電子装置の実装スペースの向上及び
高信頼化に極めて大きな効果がある。
つ使用するシフトレジスタのシフトクロックの周期のＩ
Ａに高精度化でき、電子装置の実装スペースの向上及び
高信頼化に極めて大きな効果がある。
第１図に従来のシフトレジスタを利用した遅延回路のブ
ロック図を示し、第２図に第１図の遅延回路が遅延時間
を形成するタイムチャートを示し、第３図に本発明のシ
フトレジスタを利用した遅延回路の実施例をブロック図
にて示し、第４図に第３図の遅延回路が４種類の信号入
力に対し遅延時間を形成するタイムチャートを（ａ）、
（ｂ）、 （ｃ）及１ｄ）に示す。
ロック図を示し、第２図に第１図の遅延回路が遅延時間
を形成するタイムチャートを示し、第３図に本発明のシ
フトレジスタを利用した遅延回路の実施例をブロック図
にて示し、第４図に第３図の遅延回路が４種類の信号入
力に対し遅延時間を形成するタイムチャートを（ａ）、
（ｂ）、 （ｃ）及１ｄ）に示す。
Claims (1)
- 入力信号を所定の遅延時間遅らせる遅延回路に於て、該
遅延時間に対して充分短い周期を有するクロック信号と
該りｐツク信号の立上りで動作する第１シフトレジスタ
と骸クロック信号の立下りで動作する第２シフトレジス
タと該第１及び第２シフトレジスタの２段目以降ｎ段目
の出力の論理和及び論理積を形成する手段を備え、上記
入力信号を上記第１及び第２シフトレジメタに入力して
上記りａｙり信号に同期してシフト動作を行い、上記論
理和及び論理積の出力信号を検出することを特徴とする
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182038A JPS6074814A (ja) | 1983-09-30 | 1983-09-30 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182038A JPS6074814A (ja) | 1983-09-30 | 1983-09-30 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074814A true JPS6074814A (ja) | 1985-04-27 |
Family
ID=16111247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182038A Pending JPS6074814A (ja) | 1983-09-30 | 1983-09-30 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308619A (ja) * | 1989-05-22 | 1990-12-21 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
-
1983
- 1983-09-30 JP JP58182038A patent/JPS6074814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02308619A (ja) * | 1989-05-22 | 1990-12-21 | Matsushita Electric Ind Co Ltd | 信号遅延装置 |
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