JPS6074819A - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JPS6074819A JPS6074819A JP58182325A JP18232583A JPS6074819A JP S6074819 A JPS6074819 A JP S6074819A JP 58182325 A JP58182325 A JP 58182325A JP 18232583 A JP18232583 A JP 18232583A JP S6074819 A JPS6074819 A JP S6074819A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- reference signal
- input signal
- detects
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は位相同期回路に関する。
技術の背景
位相同期回路はいわゆるＰＬＬ回路として実現され、発
振器の出力を、一方では所望の出力として取シ出し、他
方ではこれを参照信号として、該発振器への入力信号と
の位相比較のために用いる。
振器の出力を、一方では所望の出力として取シ出し、他
方ではこれを参照信号として、該発振器への入力信号と
の位相比較のために用いる。
この場合、参照信号と入力信号は常に同期した状態にな
ければならないが、例えば入力信号の急激な変動等によ
シいわゆる同期外れを起すことがある。一般にＰＬＬ回
路における同期引込み範囲は狭小であることから、その
ような同期外れはしばしば生ずるところである。通常、
このような同期外れに対しては何らかのアラームを発生
させ、早急に同期状態に回復させるようにしている。
ければならないが、例えば入力信号の急激な変動等によ
シいわゆる同期外れを起すことがある。一般にＰＬＬ回
路における同期引込み範囲は狭小であることから、その
ような同期外れはしばしば生ずるところである。通常、
このような同期外れに対しては何らかのアラームを発生
させ、早急に同期状態に回復させるようにしている。
従来技術と問題点
第１図は一般的な位相同期回路の一例を示す回路図であ
る。本図において、位相同期回Ｍ１０は、λ−ｈａ−ｇ
τＮｆ、６ノｔ−Ｊ−ｚ／ｒ’−→９Ｌｌｌ＋Ｍｊｌ！
’Ｌ４４１−ｍｋＩｆ引続く増幅器１２、ループフィル
タ１３、発振器１４および同期外れ検出器１５からなる
。発振器１４は入力信号ＩＮに常に位相同期した発振出
力を送出し、これが所望の出力信号ＯＵＴとなる。ここ
に発振器１４は可変周波数の発振出力を生成するもので
あり、通常は電圧制御発振器（ＶＣＯ）が用いられる。
る。本図において、位相同期回Ｍ１０は、λ−ｈａ−ｇ
τＮｆ、６ノｔ−Ｊ−ｚ／ｒ’−→９Ｌｌｌ＋Ｍｊｌ！
’Ｌ４４１−ｍｋＩｆ引続く増幅器１２、ループフィル
タ１３、発振器１４および同期外れ検出器１５からなる
。発振器１４は入力信号ＩＮに常に位相同期した発振出
力を送出し、これが所望の出力信号ＯＵＴとなる。ここ
に発振器１４は可変周波数の発振出力を生成するもので
あり、通常は電圧制御発振器（ＶＣＯ）が用いられる。
その制御入力はループフィルタ１３から与えられる。ル
ープフィルタ１３は所要の周波数以外のノイズを除去す
るものであシ、増幅器１２を通した位相比較器１１から
の出力を入力とする。位相比較器１１は、出力信号ＯＵ
Ｔの位相と入力信号ＩＮの位相とを一致させるべく、両
位相間の位相差を検出する。この場合、出力信号ＯＵＴ
を分岐して位相比較に供する信号を参照信号と称してお
シ、１甲のＲＥＦで示す。
ープフィルタ１３は所要の周波数以外のノイズを除去す
るものであシ、増幅器１２を通した位相比較器１１から
の出力を入力とする。位相比較器１１は、出力信号ＯＵ
Ｔの位相と入力信号ＩＮの位相とを一致させるべく、両
位相間の位相差を検出する。この場合、出力信号ＯＵＴ
を分岐して位相比較に供する信号を参照信号と称してお
シ、１甲のＲＥＦで示す。
第２図は第１図の位相同期回路１０における要部の信号
の波形を示す図である。本図における（、）および（ｂ
）欄は完全な同期状態にある（理想的な）入力信号ＩＮ
と参照信号ＲＥＦの関係を示し、信号ＩＮと信号ＲＥＦ
は常に交互に、重なシ合うことなく現われる。ところが
、同期外れを生じ始めると種々のモードで信号ＩＮおよ
びＯＵＴが現われる。
の波形を示す図である。本図における（、）および（ｂ
）欄は完全な同期状態にある（理想的な）入力信号ＩＮ
と参照信号ＲＥＦの関係を示し、信号ＩＮと信号ＲＥＦ
は常に交互に、重なシ合うことなく現われる。ところが
、同期外れを生じ始めると種々のモードで信号ＩＮおよ
びＯＵＴが現われる。
同図（ｃ）および（ｄ）は信号ＩＮの位相がずれ始め、
信号ＲＥＦと重なりを生じ始めるモードを示す・さらに
同図（、）および（ｆ）は、信号ＩＮが信号ＲＥＦに対
してＮ倍の周波数となり（Ｎ＝２の場合を示す）、信号
ＩＮと信号ＲＥＦが交互に生じないモードを示す。この
モードは擬似同期状態にある。逆に、同図伝）および（
ｈ）は信号ＩＮが信号ＲＥＦに対し１の周波数となり（
Ｎ＝２の場合を示す）、同様に擬似同期状態にあるモー
ドを示す。擬似同期状態とは、信号ＩＮとＲＥＦとが見
かけ上位相同期がとれている状態をいう。
信号ＲＥＦと重なりを生じ始めるモードを示す・さらに
同図（、）および（ｆ）は、信号ＩＮが信号ＲＥＦに対
してＮ倍の周波数となり（Ｎ＝２の場合を示す）、信号
ＩＮと信号ＲＥＦが交互に生じないモードを示す。この
モードは擬似同期状態にある。逆に、同図伝）および（
ｈ）は信号ＩＮが信号ＲＥＦに対し１の周波数となり（
Ｎ＝２の場合を示す）、同様に擬似同期状態にあるモー
ドを示す。擬似同期状態とは、信号ＩＮとＲＥＦとが見
かけ上位相同期がとれている状態をいう。
第３図は第１図の位相同期回路１０における位相同期外
れ検出器１５の従来の一例を示す図である。本図におい
て位相同期外れ検出器３０はＤ形フリッグ・フロップか
らなり、そのＤ入力は入力信号ＩＮであり、そのりｐ２
り入力ＣＬＫは参照信号ＲＥＦを受信する。この検出器
３０によれば、信号ＩＮとＲＥＦが第２図（、）および
ω）の関係にあるとき（同期状態）、アラームＡＬＭの
論理は”０＃となる。ところが同期外れを生じ始め、第
２図（ｃ）および（ｄ）の関係で信号ＩＮとＲＥＦが発
生すると、アラームＡＬＭの論理は１１”となる。ここ
にアラームが発せられることになる。
れ検出器１５の従来の一例を示す図である。本図におい
て位相同期外れ検出器３０はＤ形フリッグ・フロップか
らなり、そのＤ入力は入力信号ＩＮであり、そのりｐ２
り入力ＣＬＫは参照信号ＲＥＦを受信する。この検出器
３０によれば、信号ＩＮとＲＥＦが第２図（、）および
ω）の関係にあるとき（同期状態）、アラームＡＬＭの
論理は”０＃となる。ところが同期外れを生じ始め、第
２図（ｃ）および（ｄ）の関係で信号ＩＮとＲＥＦが発
生すると、アラームＡＬＭの論理は１１”となる。ここ
にアラームが発せられることになる。
然しなから、この従来の検出器３０では第２図（ａ）
、 （ｆ）ならびに（ｇ） 、 （ｈ）の関係にある擬
似同期状態のときアラームＡＬＭの論理は”Ｏ”となシ
、広義の同期外れであるにも拘らずアラームを発しない
。
、 （ｆ）ならびに（ｇ） 、 （ｈ）の関係にある擬
似同期状態のときアラームＡＬＭの論理は”Ｏ”となシ
、広義の同期外れであるにも拘らずアラームを発しない
。
これが問題点である。
発明の目的
上記問題点に鑑み本発明は、上記擬似同期の場合も確実
にアラームを発することのできる同期外れ検出器を備え
た位相同期回路を提案することを目的とするものである
＠ 発明の構成 上記目的を達成するために本発明は、前記検出器が、参
照信号の１周期中に入力信号が１回も現われないことを
検出する第１検出部と、入力信号ｎ）ＩＦＭ廿Ｆｌｔｈ
ｌｆ”）ｅＦＩ？ＪＪ＃ＪｉＪ−？１ｆ；’ｉ７Ｊ’Ｊ
ＡＭＡ−Ｊ−１−Ｌｌ−ｍＩ−、ｄ−検出する第２検出
部とから構成されるようにしたことを％微とするもので
ある。
にアラームを発することのできる同期外れ検出器を備え
た位相同期回路を提案することを目的とするものである
＠ 発明の構成 上記目的を達成するために本発明は、前記検出器が、参
照信号の１周期中に入力信号が１回も現われないことを
検出する第１検出部と、入力信号ｎ）ＩＦＭ廿Ｆｌｔｈ
ｌｆ”）ｅＦＩ？ＪＪ＃ＪｉＪ−？１ｆ；’ｉ７Ｊ’Ｊ
ＡＭＡ−Ｊ−１−Ｌｌ−ｍＩ−、ｄ−検出する第２検出
部とから構成されるようにしたことを％微とするもので
ある。
発明の実施例
第４図は本発明における位相同期回路に用いる同期外れ
検出器の一例を示す回路図である。なお、全図を通して
同一の構成要素には同一の参照番号又は記号を付して示
す。本図において、同期外れ検出器４０は、第１検出部
４１と第２検出部４２とからなる。第１検出部４１は、
参照信号ＲＥＦの１周期中に入力信号ＩＮが１回も現わ
れないことを検出する。すなわち第２図の（ｇ） 、
（ｈ）に示す擬似同期状態を検出する。又、第２検出部
４２は、入力信号ＩＮの１周期中に参照信号ＲＥＦ’が
１回も現われないことを検出する。すなわち第２図の（
６）。
検出器の一例を示す回路図である。なお、全図を通して
同一の構成要素には同一の参照番号又は記号を付して示
す。本図において、同期外れ検出器４０は、第１検出部
４１と第２検出部４２とからなる。第１検出部４１は、
参照信号ＲＥＦの１周期中に入力信号ＩＮが１回も現わ
れないことを検出する。すなわち第２図の（ｇ） 、
（ｈ）に示す擬似同期状態を検出する。又、第２検出部
４２は、入力信号ＩＮの１周期中に参照信号ＲＥＦ’が
１回も現われないことを検出する。すなわち第２図の（
６）。
（ｆ）に示す擬似同期状態を検出する。
第１および第２検出部４１．４２の各前段には微分器４
３および４４がそれぞれ設けられる。これらはそれぞれ
信号ＩＮおよびＲＥＦの各立上シにおいて第１微分パル
スＰＩおよび第２微分ノ４ルスｐ７を出力ナスー額１卦
よｒド舘２咎４ノ母ルスＰ、卦よびＰ２は第１タイミン
グ検出器４５および第２タイミング検出器４６に印加さ
れる。まず、第１タイミング検出器４５では、第１微分
・母ルスＰｌ（参照信号ＲＥＦの各立上シ時に発生）に
よ、９Ｒ８形フリツプ・フロップ４７がセットされ、そ
のセット出力をＤ形フリップ・フロラｆ４９のＤ人力に
印加する。そのクロック人力ＣＬＫは次に到来する第１
微分・ぐルスＰ１を受信してそのＤ入力の内容を、その
Ｑ出力よシ送出する。このとき、Ｒ８形フリップ・フロ
ップ４７は第２微分パルスＰ２（入力信号ＩＮの各立上
シ時に発生）にょシリセットされる。
３および４４がそれぞれ設けられる。これらはそれぞれ
信号ＩＮおよびＲＥＦの各立上シにおいて第１微分パル
スＰＩおよび第２微分ノ４ルスｐ７を出力ナスー額１卦
よｒド舘２咎４ノ母ルスＰ、卦よびＰ２は第１タイミン
グ検出器４５および第２タイミング検出器４６に印加さ
れる。まず、第１タイミング検出器４５では、第１微分
・母ルスＰｌ（参照信号ＲＥＦの各立上シ時に発生）に
よ、９Ｒ８形フリツプ・フロップ４７がセットされ、そ
のセット出力をＤ形フリップ・フロラｆ４９のＤ人力に
印加する。そのクロック人力ＣＬＫは次に到来する第１
微分・ぐルスＰ１を受信してそのＤ入力の内容を、その
Ｑ出力よシ送出する。このとき、Ｒ８形フリップ・フロ
ップ４７は第２微分パルスＰ２（入力信号ＩＮの各立上
シ時に発生）にょシリセットされる。
従って、第１および第２微分パルスＰｌおよびＰ２が第
２図（ａ） 、 （ｂ）の如く交互に現われる場合（正
常な同期状態）には、第１回目の第１微分パルスＰ１で
Ｒ８形フリッゾ・フロップ４７のＱ出力を論理”１″に
保持していても（Ｄ形フリップ・７０ツブ４９のＤ入力
に論理“１″を印加し続けても）、第２回目の第１微分
パルスＰ１で該り形フリップ・フロップ４９のその論理
“１″を読み出すときには、それ以前に発生している第
２微分パルスＰ２によシＲ８形７リツプ・フロ、ｆ４７
はリセットされてしまい、Ｄ形フリッゾ・フロラ７″４
９の読み出し時にはその°Ｄ大入力既に論理“１″から
”０″へ切シ替えられる。従って該り形フリップ・クロ
ック４９のＱ出力は論理“Ｏａのままである。これは正
規の同期状態である。
２図（ａ） 、 （ｂ）の如く交互に現われる場合（正
常な同期状態）には、第１回目の第１微分パルスＰ１で
Ｒ８形フリッゾ・フロップ４７のＱ出力を論理”１″に
保持していても（Ｄ形フリップ・７０ツブ４９のＤ入力
に論理“１″を印加し続けても）、第２回目の第１微分
パルスＰ１で該り形フリップ・フロップ４９のその論理
“１″を読み出すときには、それ以前に発生している第
２微分パルスＰ２によシＲ８形７リツプ・フロ、ｆ４７
はリセットされてしまい、Ｄ形フリッゾ・フロラ７″４
９の読み出し時にはその°Ｄ大入力既に論理“１″から
”０″へ切シ替えられる。従って該り形フリップ・クロ
ック４９のＱ出力は論理“Ｏａのままである。これは正
規の同期状態である。
次に、第２図（ｇ）および（ｈ）の状態が現われたとす
ると、Ｒ８形フリ、プ・クロック４７を第１微分ノ４ル
スＰ１でセットし、引続く第２回目の第１微分ＡルスＰ
１でＤ形フリッグ・フロップ４９を読み出しに行くまで
の間（この間フリップ・フロップ４７はセットされてお
シ、フリップ・クロック４９のＤ入力は論理“１”のま
まである）、フリップ・クロック４７は第２微分パルス
Ｐ２でリセットされない。なぜなら、参照信号ＲＥＦ（
Ｐｓに同じ）の１周期中に１回も入力信号ＩＮ（Ｐ、に
同じ）が現われないからである。ここに、フリップ・ク
ロック４９は論理１１”を出力する。この論理”１＃は
ＯＲゲート５１を通してアラームＡＬＭとなる。
ると、Ｒ８形フリ、プ・クロック４７を第１微分ノ４ル
スＰ１でセットし、引続く第２回目の第１微分ＡルスＰ
１でＤ形フリッグ・フロップ４９を読み出しに行くまで
の間（この間フリップ・フロップ４７はセットされてお
シ、フリップ・クロック４９のＤ入力は論理“１”のま
まである）、フリップ・クロック４７は第２微分パルス
Ｐ２でリセットされない。なぜなら、参照信号ＲＥＦ（
Ｐｓに同じ）の１周期中に１回も入力信号ＩＮ（Ｐ、に
同じ）が現われないからである。ここに、フリップ・ク
ロック４９は論理１１”を出力する。この論理”１＃は
ＯＲゲート５１を通してアラームＡＬＭとなる。
次に、第２図（＠）および（ｆ）の状態が現われたとす
ると、Ｒ８形フリップ・フロップ４８を第２微分パルス
Ｐ２でセットし、引続く第２回目の第２ａ分パルスＰ２
でＤ形フリップ・フロップ５０を読み出しに行くまでの
間（この間フリップ・フロッグ４８はセットされており
、フリップ・フロッグ５０のＤ入力は論理“１”のまま
である）、゛クリップ・クロック４８は第１微分パルス
Ｐｌでリセットされない。なぜなら、入力信号ＩＮ （
Ｐ、に同じ）の１周期中に１回も参照信号ＲＥＦ （ｐ
ｌに同じ）が現われないからである。ここに、フリップ
・フロップ５０は論理″″１１を出力する。この論理１
１”はＯＲゲート５１を通してアラームＡＩＭとなる。
ると、Ｒ８形フリップ・フロップ４８を第２微分パルス
Ｐ２でセットし、引続く第２回目の第２ａ分パルスＰ２
でＤ形フリップ・フロップ５０を読み出しに行くまでの
間（この間フリップ・フロッグ４８はセットされており
、フリップ・フロッグ５０のＤ入力は論理“１”のまま
である）、゛クリップ・クロック４８は第１微分パルス
Ｐｌでリセットされない。なぜなら、入力信号ＩＮ （
Ｐ、に同じ）の１周期中に１回も参照信号ＲＥＦ （ｐ
ｌに同じ）が現われないからである。ここに、フリップ
・フロップ５０は論理″″１１を出力する。この論理１
１”はＯＲゲート５１を通してアラームＡＩＭとなる。
第４図において、既述の微分器４３および４４は、両者
同一構成であシ、微分器４３の方を代表して説明すると
、ＡＮＤダート５２の第１人力（図中上側）に論理”１
″の信号ＲＥＦが入ったとすると、これをＲＣ遅延回路
５３で遅延させ（微分パルスのパルス幅だけ遅延）且つ
これをインバータ５４でレベル反転した信号をその第２
人力に印加すれば、両人力が共に論理＠１″となったと
ころで所望の微分ノ４ルスが得られる。このように微分
パルスを用いるのは、信号ＩＮおよびＲＥＦの各立上シ
タイミングのみを適確に捉え、後段のフリップ・フロッ
プを正確にトリガーするのに都合が良いからである。
同一構成であシ、微分器４３の方を代表して説明すると
、ＡＮＤダート５２の第１人力（図中上側）に論理”１
″の信号ＲＥＦが入ったとすると、これをＲＣ遅延回路
５３で遅延させ（微分パルスのパルス幅だけ遅延）且つ
これをインバータ５４でレベル反転した信号をその第２
人力に印加すれば、両人力が共に論理＠１″となったと
ころで所望の微分ノ４ルスが得られる。このように微分
パルスを用いるのは、信号ＩＮおよびＲＥＦの各立上シ
タイミングのみを適確に捉え、後段のフリップ・フロッ
プを正確にトリガーするのに都合が良いからである。
なお、第２図０および（ｄ）に示す状態の同期外れにつ
いては、信号ＩＮとＲＥＦが相互にかなシ近接し合った
場合にアラームＡＬＭが発せられる。つまシ前記第１お
よび第２微分パルスＰ１およびＰ２が重なシ合うときに
該アラームＡＬＭを得ることができる。
いては、信号ＩＮとＲＥＦが相互にかなシ近接し合った
場合にアラームＡＬＭが発せられる。つまシ前記第１お
よび第２微分パルスＰ１およびＰ２が重なシ合うときに
該アラームＡＬＭを得ることができる。
発明の詳細
な説明したように本発明によれば、従来困難であった擬
似同期の警告も行なえる位相同期回路が実現される。
似同期の警告も行なえる位相同期回路が実現される。
第１図は一般的な位相同期回路の一例を示す回路図、第
２図は第１図の位相同期回路１０における要部の信号の
波形を示す図、第３図は第１図の位相同期回路１０にお
ける位相同期外れ検出器１５の従来の一例を示す図、第
４図は本発明における位相同期回路に用いる同期外れ検
出器の一例を示す回路図である。 １０・・・位相同期回路、１５．３０．４０・・・同期
外れ検出器、４１・・・第１検出部、４２・・・第２検
出部、ＩＮ・・・入力信号、 ＯＵＴ・・・出力信号、
ＲＥＦ・・・参照信号、ＡＬＭ・・・アラーム。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正書 昭和５９年１り月／−日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１８２３２５号２、発明の名称 位相同期回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
１発明の詳細な説明」の橢６、補正の内容 （１）明細書の１特許請求の範囲」の欄を別紙のとおＶ
補正します。 （２）明ｌ１ｉ１１１ｖの「発明の詳細な説明」の欄を
次のとお！ｌｌ補正し１丁。 第９頁第１８行目 「５４」を［６４ｊと補正します。 ７、添付書類の目録 補正特許請求の範囲 １ 通 ２、特許請求の範囲 １．入力信号に位相同期した出力信号を得るために、該
出力信号を分岐した参照信号と前記入力信号との位相差
に応じて周波数が変化する発振ム１力を生成すると共に
、前記入力信号および前記参照信号を入力として位相同
期回路を検出するための位相同期外ｎ検出器を備えてな
る位相同期回路において、 前記位相同期外ｎ検出器が、前記参照信号の１周期中に
前記入力信号が１回も現わｎないことを検出する第１検
出部と、該入力信号の１周期中に前記参照信号が１回も
現わ′ｎないことを検出する第２検出部とから構成さｎ
１該第１および第２検出部の少なくとも一方から検出出
力を得たとき位相同期外ｎを示すアラームを送出するこ
とを特徴とする位相同期回路。
２図は第１図の位相同期回路１０における要部の信号の
波形を示す図、第３図は第１図の位相同期回路１０にお
ける位相同期外れ検出器１５の従来の一例を示す図、第
４図は本発明における位相同期回路に用いる同期外れ検
出器の一例を示す回路図である。 １０・・・位相同期回路、１５．３０．４０・・・同期
外れ検出器、４１・・・第１検出部、４２・・・第２検
出部、ＩＮ・・・入力信号、 ＯＵＴ・・・出力信号、
ＲＥＦ・・・参照信号、ＡＬＭ・・・アラーム。 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 手続補正書 昭和５９年１り月／−日 特許庁長官 志 賀 学 殿 １、事件の表示 昭和５８年 特許願 第１８２３２５号２、発明の名称 位相同期回路 ３、補正をする者 事件との関係 特許出願人 名称（５２２）富士通株式会社 ４、代理人 （外 ３ 名） ５、補正の対象 （１）明細書の「特許請求の範囲」の欄（２）明細書の
１発明の詳細な説明」の橢６、補正の内容 （１）明細書の１特許請求の範囲」の欄を別紙のとおＶ
補正します。 （２）明ｌ１ｉ１１１ｖの「発明の詳細な説明」の欄を
次のとお！ｌｌ補正し１丁。 第９頁第１８行目 「５４」を［６４ｊと補正します。 ７、添付書類の目録 補正特許請求の範囲 １ 通 ２、特許請求の範囲 １．入力信号に位相同期した出力信号を得るために、該
出力信号を分岐した参照信号と前記入力信号との位相差
に応じて周波数が変化する発振ム１力を生成すると共に
、前記入力信号および前記参照信号を入力として位相同
期回路を検出するための位相同期外ｎ検出器を備えてな
る位相同期回路において、 前記位相同期外ｎ検出器が、前記参照信号の１周期中に
前記入力信号が１回も現わｎないことを検出する第１検
出部と、該入力信号の１周期中に前記参照信号が１回も
現わ′ｎないことを検出する第２検出部とから構成さｎ
１該第１および第２検出部の少なくとも一方から検出出
力を得たとき位相同期外ｎを示すアラームを送出するこ
とを特徴とする位相同期回路。
Claims (1)
- 【特許請求の範囲】 １、入力信号に位相同期した出力信号を得るために、該
出力信号を分岐した参照信号と入力信号との位相差に応
じて周波数が変化する発振出力を生成すると共に１前記
入力信号および前記参照信号を入力として位相同期外れ
を検出するための位相同期外れ検出器を備えてなる位相
同期回路において、 前記位相同期外れ検出器が、前記参照信号の１周期中に
前記入力信号が１回も現われないことを検出する第１検
出部と、該入力信号の１周期中に前記参照信号が１回も
現われないことを検出する第２検出部とから構成され、
該第１および第２検出部の少なくとも一方から検出出力
を得たとき位相同期外れを示すアラームを送出すること
を特徴し一！−Ｚ Ａ’ｒ七ｌヨ督ロ開政
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182325A JPS6074819A (ja) | 1983-09-30 | 1983-09-30 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58182325A JPS6074819A (ja) | 1983-09-30 | 1983-09-30 | 位相同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074819A true JPS6074819A (ja) | 1985-04-27 |
Family
ID=16116330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58182325A Pending JPS6074819A (ja) | 1983-09-30 | 1983-09-30 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074819A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226913A (ja) * | 1989-02-28 | 1990-09-10 | Fujitsu Ltd | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
| JP2008258861A (ja) * | 2007-04-04 | 2008-10-23 | Epson Toyocom Corp | クロック監視回路及びルビジウム原子発振器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114925A (ja) * | 1982-12-20 | 1984-07-03 | Nec Corp | 入出力障害検出回路 |
-
1983
- 1983-09-30 JP JP58182325A patent/JPS6074819A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114925A (ja) * | 1982-12-20 | 1984-07-03 | Nec Corp | 入出力障害検出回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02226913A (ja) * | 1989-02-28 | 1990-09-10 | Fujitsu Ltd | ディジタルミキサを含むｐｌｌのデッドロック現象防止回路 |
| JP2008258861A (ja) * | 2007-04-04 | 2008-10-23 | Epson Toyocom Corp | クロック監視回路及びルビジウム原子発振器 |
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