JPS6074839A

JPS6074839A - リピ−タ装置

Info

Publication number: JPS6074839A
Application number: JP58182656A
Authority: JP
Inventors: Shigeo Nanbu; 南部　滋雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-30
Filing date: 1983-09-30
Publication date: 1985-04-27
Also published as: JPH0228939B2; US4577327A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、データ伝送システムに係シ、特に、伝送距離
を増大するために、既存の伝送路に挿入するリピータ装
置の改良に関する０〔発明の技術的背景〕複数の通信ステーション相互間でデータの授受を行う伝
送システムにおいて、１本の伝送路に複数の通信ステー
ションを並列に接続するいわゆるマルチドロップ接続方
式がある０しかし、同じ伝送路に多数の通信ステーショ
ンを接続した場合、伝送距離が長くな夛、各ドライバの
能力にも限界があるので、第１図に示すように、伝送路
の中途位置にリピータ装置を挿入するようにしている。

すなわち、それぞれ複数の通信ステーションＩａ、ｌｂ
・・・１ｎおよび２ａ。

２ｂ・・・２ｍを第１および第２の伝送路３．４にそれ
ぞれ接続し、これら第１および第２の伝送路３．４を上
記リピータ装置５で連結したものである。

このような伝送システムにおいては、上記各伝送路３，
４に同時に送信信号および受信信号が伝播する状態では
通信できないので、プロトコールによって、各通信ステ
ーションからデータを伝送路へ送出するタイミングを一
定の規則に従って制御している。この場合、前記リピー
タ装置５は、第１および第２の伝送路３．４相互間の信
号の伝達を行う。

すなわち、第２図において、伝送すべきデータを含んだ
伝送信号が第１の伝送路３からリピータ装置５の第１の
１／シーバ６ａへ入力すると、この伝送信号は上記第１
の１ノシーバ６ａにて波形整形、増幅され第１のドライ
バ７ａを介して第２の伝送路４へ送出されると共に、上
記伝送信号は第１の受信切換回路８ａへ導ひかれる〇し
かして、第１の受信切換回路４ａは、第２のレシーバ６
ｂおよび第２のドライバ７ｂへ動作禁市信号を送出し、
前記第１のドライバ７ａから一旦第２の伝送路４へ送出
された伝送信号が、リピータ装置５の第２のレシーバ６
ｂ、第２のドライバ７ｂへ逆流することを防止する。な
お、第２の伝送路４からリピータ装置５へ伝送信号が入
力した場合、第２の１／シーバ６ｂ、第２のドライバ７
ｂ、嬉２の受信切換回路８ｂの動作は前述したものと同
じであるので省略する０第１図に示すような複数の通信
ステーション相互間で伝送されるデータは一般にＶ″１
“、０“の２進符号で表示される。そして、他のステー
ションへ送信する場合、このデータを第３図に示ずＩＳ
ＯのＨＤＬＣ（ハイレベル・データリンク・コントロー
ル）の規格で定義された伝送フレームに１込んで伝送路
へ送出するようにしている。すなわち、この伝送フレー
ムは、伝送フ１／−ムの開始を表示する両端に１０“を
配置した“１“の連続した６ビツトの計８ビット構成の
開始フラッグと、８ビツトのアドレス領域、８ビパ′ッ
トの制御領域、任意ビット数のデータを示す情報領域、
１６ビツトのフレーム検査シーケンス領域、および開始
フラッグと同一構成の８ビツト終了フラツグとで構成さ
れている。さらに、上記伝送フレームを伝送路へ電気信
号として送出する場合、２１“又は“０“の符号を、た
とえば、第４図に示すようにＮＲＺ　（ノンリターン・
トウ・ゼロ）信号、マンチェスタ信号、ＮＲＺＩ（ノン
リターン拳トウ・ゼロ・インバーチ′ンド）信号等に変
換する。

ＮＲＺ信号は、無信号時は“Ｈ“（１）レベルであり、
伝送フレーム中はビットデータの１１“、０“に対応し
てＩ−Ｉ“（１）Ｓ”Ｌ“（０）と変化し、同期データ
を送信したシループ構成させるときには誤り率を低くで
きる。また、ＮＲＺＩ信号においては、このＮＲＺＩ信
号の１ノベルが前ビットと同じ状態のとき、前記ビット
データは１１“となシ、前ビットの状態と反転している
とき、　０“どなる。したがって、このＮＲＺＩ信号に
おいてハ、レベル値がビットデータの一つ前の値によっ
て左右されるので、ビットデータの１“％Ｓ　（）“の
値によって一義的に定まらない性質を有する。

このようなＮＲＺ信号又はＮＲＺＩ信号を用いてデータ
信号を行う場合、第２図の各受信切換回路Ｒａ、８ｂに
おいて、上記各信号に変換された第３図に示す伝送フレ
ームの開始を検出する場合、開始フラッグの先頭の信号
データを検出すれば良い〇一方、伝送フレームの終了を
検出する場合、検出されたデータが８ビツト間同−１７
ベルであることを確認するようにしている。

たとえば、第３図の伝送フレームの終了フラッグ部分を
ＮＲＺＩ信月・に変換すると第５図の（ａ）、（ｂ）に
示すように終了フラッグより一つ前のビットデータの値
によって、上記終了フラ゛ングの連続した６個の”１“
ビットがＶ′″Ｈ“、′Ｌ“レベルの二種類に表示され
る。また、伝送７１ノ−ム内においては、０“挿入機能
により強制的にＶ″０“が挿入されるので１“が６個以
上連続することはない。したがって、第５図の（ａ）状
態を考慮して、同一レベル状態が８ビツト継続すると、
上記伝送７１／−ムは終了したと判断する。そして、レ
シーバおよびドライバへ送出していた動作禁止信号をリ
セットし、上記レシーバおよびドライバを動作可能状態
に戻す。

〔背景技術の問題点〕

しかしながら、上記のように構成されたリピータ装置に
おいては、次のような問題があった。

近年データ伝送システムにおける総合的な伝送速度を増
大するために、単に伝送速度の高速化（１ビツトを送信
するに要する時間を短くする）のみならず、伝送の効率
化も図るようにしている。たとえば、要求信号受信時刻
から応答信号発信時刻までの時間、すなわち、応答時間
を短くし７ている。そして、上記応答時間が８ビツト逆
信する時間よシ短くなった場合、第２図の各受信切換回
路において、要求信号の伝送フレームの終了を判定する
前に応答信号の伝送フレームが反対側のレシーバに入力
する。しかし、このレシーバは上記受信切換回路にて動
作禁止させられているので、上記応答信号の伝送フレー
ムの最初の数ビットは上記レシーノくから出力されない
。したがって、通信ステーション相互間に正常なデータ
伝送が得られない間物があったＯまた、各受信切換回路において、伝送フレームの終了を
確認する同一１／ベルの連続するビ゛ント数を８未満に
設定すると、伝送７１ノームのデータ中の１１“が５ビ
ツト以上連続するノ々ターンを伝送フ【／−ム終了と判
定し、ドライノくを動作禁止させてしまう。したがって
、伝送フレームがリピータ装置において途切れてしまい
、受信側の通信ステーションンこ到達しない問題力Ｘあ
った。

このように、伝送フレームの終了を、伝送フレーム終了
後の一定ビット数の無信号状態を検出することによって
判断する方法において？！、データ伝送の総合的な伝送
速度を一定限度以上に上昇させることは困難であった０〔発明の目的〕本発明は、このような事情に基づいてなされたものであ
シ、その目的とするところは、伝送信号に含まれる終了
フラッグで伝送信号の終了を判断することによって、要
求信号と応答信号との間の応答時間を短縮でき、データ
伝送システムの総合的な伝送速度を向上させることがで
きるリピータ装置を提供することにある。

〔発明の顧、要〕

本発明は、第１の伝送路からの伝送信号を第１１のレシ
ーバおよび第２のドライバを介して第２の伝送路へ送出
すると共に、第２の伝送路からの伝送信号を第２のレシ
ーバおよび第２のドライバを介して上記第１の伝送路へ
送出するリピータ装置において、前記第１のレシーバに
出力が得られたとき、第１の信号検出回路でもって、前
記第１のドライバを動作可能にさせ、前記第２のドライ
バを動作禁止させる。また、前記第２のレシーバに出力
が得られたとき、第２の信号検出回路でもって、前記第
２のドライノイを動作可能にさせ、前記第１のドライバ
を動作禁止させる。そして、終了フラッグ検出回路でも
って、伝送信号の終了を示す終了フラッグを検出し、こ
の終了フラッグを検出したとき、各ドライバの動作禁止
を解除するようにしたリピータ装置である０〔発明の実施例〕第６図は本発明の一実施例に係るリピータ装置を示すブ
ロック構成図でちり、第２図と同一部分には同一符号が
付しである。

この実施例のリピータ装置１１において、第１の伝送路
３から導入された伝送データ、開始。

終了フラッグを含んだ伝送信号ａは第１のレビーバ１２
ａへ入力される。この第１のレシーバ１２ａは上記伝送
信号ａを波形整形し、増幅した後、アンドゲート１　、
ｔ　ａを介して第１のドライバ）４Ｒの入力端へ送出す
る０そして、この第１のドライバＪＪ＆は上記伝送信号
ａを第２の伝送路４へ送出する。前記第１のレシーバ１
２ａから出力された伝送信号ａは第１の信号検出回路１
５ａへ入力される。この第１の信号検出回路１５ａは、
入力された信号に基づき上記第１のドライバ１４ａのイ
ネーブル端子、アンドゲート１３ａおよび終了フラッグ
検出回路１６へ送信ゲート信号すを送出する。また、終
了フラッグ検出回路１６には、アンドゲート１３＆から
出力される伝送信号ａがオアゲート１７を介して入力さ
れる。この終了フラッグ検出回路１６は、伝送信号ａ中
に終了フラッグを検出すると、送信ゲートリセット信号
Ｃをそれぞれノアゲート１８ａ、１８ｂを介して、第１
および第２の信号検出回路１５ａ、）５ｂのリセット端
子へ印加する。各ノアゲート）８ａ。

１８ｂの他方の入力端には、それぞれ第２および第１の
信号検出回路１５ａ、）５ｈから出力される送信ゲート
信号すが印加されろ。また、各信号検出回路Ｊ　５ａ、
Ｊ　ｓｂｂよび終了フラッグ検出回路１６にパルス発生
器１９から一定周期のクロック信号ｄが印加されている
。

一方、第２の伝送路４から導入された伝送信号は前述と
同様に、第２のレシーバＪ　２ｂ、アンドゲート１３ｂ
、第２のドライバＪ４ｂを介して第１の伝送路３へ送出
されると共に、第２の信号検出回路１５ｂおよびオアゲ
ート１２を介して終了フラッグ検出回路１６へ導入され
る０また、第２の信号検出回路１５ｂから送出される送
信ゲート信号すは第２のドライバ１４ｂのイネーブル端
子、アンドゲートＪ　、９　ｂ　、ノアゲートｘ８ａ、
終了フラッグ検出回路１６へ入力される。

第７図は各信号検出回路１５ｒａ、１５ｂの構成を示す
ブロック図である。なお、同一構成であるので第１の信
号検出回路Ｊ５ａについてのみ説明する。

第１の１／シーバ１２ａから導入された伝送信号ａは第
１のフリップ７０ツブ（以下Ｆ、Ｆと略記する）２０の
クロックパルス端子（ＣＰ）へ入力される０この第１の
Ｆ、Ｆ２０のＤ端子は５Ｖに維持されておシ、Ｑ端子か
らの出力信号ｑ１は第２のＦ、Ｆ２ＪのＤ端子に入力さ
れる。さらに第２のＦ、Ｆ２１のＱ端子からの出力信号
ｑ２は第３のＦ、Ｆ２２のＤ端子および排他的論理和ゲ
ート２３の一端へ入力される。

第３の−Ｆ、Ｆｚ、ｑのＱ端子からの出力信号ｑ３は上
記排他的論理和ゲート２３の他端へ入力され、この排他
的論理和ゲート２３の出力はリセット信号ｅとして、カ
ウンタ２４のリセット（Ｒ）端子へ入力される。第２．
第３のＦ、Ｆ２１．２２のＣＰ端子およびカウンタ２４
のＣＰ端子には第６図におけるパルス発生器１９からの
クロック信号ｄが印加されている。なお、このクロック
信号ｄの周期は、基本伝送速度であるデータが１ビット
進む速度の４倍の値に対応するように設定されている。

また、第１．第２、第３の各Ｆ、Ｆｚｏ、ｚｙ、ｚｚの
リセット（Ｒ）　ｍ子には、第６図のノアゲート１８ａ
を介して導入される送信ゲートリセット信号Ｃおよび第
２の信号検出回路Ｊ５ｂの受信ゲート信−＠ｂが入力さ
れている。

前記カウンタ２４の各桁の出力信号はデコーダ２５へ入
力される。デコーダ２５は、カウンタ２４のカウント値
が１になると、カウント″１“信号ｆを第４のＦ、Ｆｚ
６のｃｐ端子へ送出すると共に、上記カウント値が５に
達するとカウント”５“信号ｇを第６のＦ、ＦｚｓのＣ
Ｐ端子へ送出する。第４のＦ、Ｆ２６のＤ端子には前記
被送信号ａが入力され、Ｑ端子からの出力信号ｇ４は第
５のＦ、Ｆ２７のＣＰ端子へ入力される。この第５０Ｆ
、Ｆ２７のＤ端子は５ｖに維持されておシ、Ｑ端子から
の出力信号ｑ５は第６のＦ、１２ＢのＤ端子へ入力され
る０そして、第６のＦ、Ｆ２ＢのＱ端子の出力は、送信
ゲート信号すとしてこの信号検出回路１５ａから送出さ
れ、第１のドライイ＜１４ａ等へ印加される。なお、第
４．第５．第６の７リツプ７０ツブの各リセツ１−（Ｒ
）端子には、第１のＦ、Ｆ２０の出力信号ｑ１が入力さ
れ、ている。

第８図は終了フラッグ検出回路１６の構成を示すブロッ
ク図である。

第１の１／シーバ１２ａからアンドゲート１３ａ。

オアゲート１７を介して導入された伝送信号ａは、第７
のＦ、Ｆ２９のＤ端子へ入力される。

この第７のＦ、Ｆｚ９のＱ端子からの出方信号は第８の
Ｆ、ＦｓｏのＤ端子および排他的論理和ゲート３１の一
端へ入力される。第８のＦ。

ＦｓｏのＱ端子からの出力信号は上記排他的論理和ゲー
ト３ノの他端へ入力され、この排他的論理和ゲート、９
　Ｊの出力は、オアゲート３２を介して、リセット信号
りとしてカウンタ３３のリセツ）（Ｒ）端子へ入力され
る。前記第７゜第８のＦ、Ｆｚ９，５ｏｔＤＣＰ端子に
は第６図のパルス発生器１９がらのクロック信号ｄが印
加されている。また、このクロック信号ｄは分局器３４
によって、その周鰺数が７倍に低減されて、クロック信
号ｊとして前記カウンタ３３のＣＰ端子および１ビツト
デレー回路３５．ラッチディレー回路３６へ入力される
。また、前記オアゲート３２の他端には、第１および第
２の信号検出回路１５ｅ、、１５ｂがらの二つの送信ゲ
ート信号すがオアゲート３２およびインバータ３８を直
列に介して入力される。

前記カウンタ３３の各桁の出力信号はデコーダ３９へ入
力される。このデコーダ３９は、カウンタ３３のカウン
ト値が７になると、カウント″７“信号ｋを１ビツトデ
ィレー回路３５へ送出する。１“ビットにレー回路３５
は、伝送信号ａの１１“ビットの伝送速度の周期と同一
周期になったクロック信号ｊに同期して、上記カウント
ゝゝ７“信号ｋを、′１“ビット分だけ時刻を遅らせて
、アンドゲート４０およびラッチディレー回路３６へ送
出する。このラッチディレー回路３６においては、上記
カウントゝゝ７″信号入力後、クロック信号ｊに同期し
て、１６ビツト経過後にＨ“レベルとなる信号を上記ア
ンドゲート４０の他端に入力する。このアントゲ−１−
４０の出力を送信ゲー１−　ＩＪセット信信号色して、
この終了フラッグ検出回路１６から出力し、ノアゲート
ｌＢ＆、１８ｂを介して各信号検出回路１５ａ、１５ｂ
へ印加する。

次に、このように構成されたリピータ装置１１の動作説
明を行う。

第１の伝送路３からリピータ装Ｋｌｘの第１のレシーバ
１２ａへ第９図に示すようなデータを組込んだ伝送フレ
ームを含む伝送信号ａがＮＲＺＩ信号に変換されて入力
したとするＯ　ＮＲＺＩ信号には、ＮＲＺＩ信号をＮＲ
Ｚ信号へ復調する場合に使用される、１ビツト毎にその
レベル値が変化するプリアングラｍが前記伝送フレーム
の開始フラッグの前に配性されている。このようなプリ
アングラｍおよび伝送フレームで構成された伝送信号ａ
が第１の１／シーバ１２ａを介して、第１の信号検出回
路Ｊ５ａへ入力したとき、この笥１の信号検出回路１５
ａは第１０図のタイムチャート図に従って動作する。

すなオ〕ち、第７図の第１のＦ、ＦｚｏのＣＰ端子に第
１０図に示すプリアングラｍの最初のパルスが入力する
と、このパルスの立上シに同期して、Ｑ端子の出力信号
ｑ１が”Ｈ“１ノベルにセットされる。これと同時に、
この出力信号ｑ１がＤ端子に入力された第２のＦ、Ｆ２
１の出力信号ｑ２もＨ“レベルになる。さらに、出ノ・
力信号ｑ２が入力された第３のＦ、Ｆｚｚの出力信号ｑ
３はクロック信号ｄにて１サイクル遅れて１Ｈ“レベル
になる。したがって、出力信号ｑ２と９３が入力された
排他的論理和ゲート２３から出力されカウンタ２４のＲ
＠子へ入力されるリセット信号ｅは第１０図に示すよう
に、プリアングラｍの最初のパルスで立止シ、次のクロ
ック信号ｄのパルスにてゞゝＬ“レベルに戻ルパルス波
形となる。カウンタ２４は、リセット信号ｅが“Ｌ“レ
ベルに戻るとクロック信号ｄのパルス数のカウントを開
始し、このカウント値をデコーダ２５へ送出する。デコ
ーダ２５は、上記カウント値が１になると、第１０図に
示す１パルス幅のカウント“１“信号ｆを第４のＦ。

Ｆ２６のＣＰ端子へ送出する・。カウント１１“信号ｆ
が入力された第４のＦ、１２６の出力信号ｑ４はカウン
ト“１“信号ｆと同期してＶ′″Ｈ“レベルにセットさ
れ、この出力信号ｑ４がＣＰ端子に入力された第５のＦ
、Ｆｚｖの出力信号ｑ５も同時に１Ｈ“レベルにセット
される。そして、この出力信号ｑ５は第６０Ｆ、Ｆｚｓ
のＤｍ子に入力される〇一方、デコーダ２５は前記カウ
ント価が５に達すると、１パルス幅のカウントゝ５“信
号ｇ　ヲ第６０Ｆ、Ｆ２８ｆ）ＣＰ９！Ａ子へ送出する
。したがって、この第６のＦ、Ｆ２Ｂの（ＩＪ子からは
、上記カウント１′５“信号ｇと同期して’Ｈ“レベル
に変化する送信ゲート信号すが出力される。なお、クロ
ック信号ｄの周期はプリアンプラｍの周期の１倍に設定
されているので、送信ゲート信号すの型止９侍刻は２番
目のＬ“レベルのプリアンプラの中央値に設定されてい
ることになる。また、第４のＦ、Ｆ２６は、ノイズ等に
よって第１のＦ、Ｆｚｏが誤ってセットされた場合、出
力信号ｑ４がゝＨ“レベルにセットされるのを防止する
保護用の７リツプ７０ツブである。さらに、この信号検
出回路１５ａは、外部からリセット信号Ｃが入力されな
ければリセットされない。

第１の信号検出回路１５ａから出力された送信ゲー　ト
信号すは第１のドライバ１４ａのイネーブル端子へ印加
される。したがって、第１のドライバｌｄｇは第１０図
に示すように動作停止状態から動作可能状態へ変化する
。その結果、第９図の伝送信号ａは第２の伝送路４へ送
出される。なお、第２の伝送路４へ送出された上記第１
の伝送路３からの伝送信号ａは第２のレシーバ１２ｂを
介して第２の信号検出回路１５ｂにも入力するが、第１
の信号検出回路１５＆の方が、先に上記伝送信号ａを検
出し、送信ゲート信号すを１Ｈ“レベルに変化させ、第
２の信号検出回路１５ｂにリセット信号を与える。した
がって、第２の信号検出回路Ｊ５ｂから送出される送信
ゲート信号すは”Ｈ“レベルに変化しないので、第２の
ドライバＪ４ｂは動作禁止状態になる。

次に、伝送信号ａの伝送フレーム中に含まれる終了フラ
ッグを検出する終了フラッグ検出回路１６の動作を第１
１図のタイムチャート図に従って説明する。

まず、第８図の第７のＦ、ＦｚｙのＤ端子およびＣＰ端
子にそれぞれ第１１図に示す伝送信号ａおよびクロック
信号ｄが入力すると、第８のＦ、Ｆ３０を介した排他的
論理和ゲート３２の出力端には、上記伝送信号ａにおけ
るデータレベルの１Ｈ“からゝゝＬ“への変化又は“Ｌ
“がら１１Ｈ“への変化に対応して変化する信号が出力
され、オアゲート３２を介してリセット信号りとしてカ
ウンタ３３のリセット（Ｒ）端子へ印加される。このカ
ウンタ３３のリセット端子には、第１および第２の信号
検出回路ｚｓｎ、ｘｓｂからの二つの送信ゲート信号す
がオアゲート３７、インバータ３８を介して入力されて
いるので、伝送信号ａが伝送中でないとき、上記カウン
タ３３はリセットされたままである。また、このカウン
タ３３のＣＰ端子には第１１図に示すクロック信号ｄを
分局器３４で１倍の周波数に減じたクロック信号ｊが印
加されているので、カウンタ３３は、リセット信号りに
てリセットされる度にクロック信号ｊのカウントを開始
する。上記クロック信号ｊの周期は伝送信号ａの伝送速
度の周期と同じであるので、上記カウンタ３３は連続す
る同′−レベルのビット数をカウントすることになる。

カウンタ３３は上記カウント値をデコーダ３９へ送出す
る。デコーダ３９は上記カウント値が７に達すると、第
１１図に示すように、１ビット幅のみ気Ｈ〃レベルに変
化するカウント′７“信号に４出力する。伝送信号ａに
おいて同一レベルのデータが７ビツト連続するパターン
は開始フラッグおよび終了フラッグのみであるので、上
記カラン）’７“信号ｋにて各フラッグの位置が検出さ
れことになる。

そして、終了フラッグのみを検出するために、前述した
ように、ラッチディレー回路３６およ゛びアンドゲート
４０を用いて、カウント１７信号にの８！数のＨ“レベ
ルのパルスのうち、先頭のパルスから１６ビツト以上離
れたパルスを終了フラッグを示すパルスと判定し、この
ポルスに同期してアンドゲート４０から送信ゲートリセ
ット信号Ｃを出力する。なお、第５図のＮＲＺ　１（ａ
）に示すように終了フラッグの最終ビットのレヘ）Ｌｐ
　ｆ）Ｚ　′ＸＱ“である場合もあるので　Ｊ“ビット
ディレー回路３５を挿入して、カウント１７“信号ｋを
１ビット分だけ遅らせている。したがって、送信ゲート
リセット信号Ｃは終了フラッグの最終ビットを確認後１
ビット遅れて立上る。

終了フラッグ検出回路１６から送出された送信ゲートリ
セット信号Ｃはノアゲート１８ａＪ８ｂを介して各信号
検出回ｕ　ｌ　５　ａ　、ノ５ｂへ印加される。すなわ
ち、第７図の各７リツプフロツクがリセットされ、送信
ゲート信号すがリセットされ１Ｈ“レベルがら０Ｌ“レ
ベルへ変ル。

したがって、第１のドライバＪ４１ａが動作停止状態へ
変化する。１な、第１の信号検出回路Ｊ５ａからオアゲ
ート１８ｂを介して第２の信号検出回路１５ｂに与えて
いたリセット信号が解除されるので、リピータ装＠１１
は、第１および第２の伝送路のいずれの側からこのリピ
ータ装置に伝送信号が導入されても動作する待ちの状態
となる。

なお、第２の伝送路４から伝送信号が導入された場合は
、第１の伝送路３から導入された場合と同一動作を示す
ので説明を省略する。

このように構成されたリピータ装置１１であれば、第１
の伝送路３から導入された伝送フレームを含む伝送信号
の開始を、第１の信号検出回路１５ａで、この伝送信号
の先頭に配置されたプリアンプラｍを検出することによ
って判断し、第１のドライバ１４ｇを動作可能状態とす
るとともに第２のドライバ１４ｂを動作禁止状態として
いる。また、上記伝送信号の終了を、終了フラッグ検出
回路１６で、この伝送信号の末端に配置された終了フラ
ッグを検出することによって判断し、第１のドライバ１
４ａの動作を停止させると共に、第２のドライバ１４ｂ
のリセット状態を解除し、第１および第２のドライバ１
４ｂを次の伝送信号を待つ状態に移行させる。

したがって、伝送信号が終了して１ビツト経過後におい
て、各ドライバ１４＆、１４ｂを信号待機状態に移行せ
せているので、たとえ、要求信号受信時刻から応答信号
発信時刻までの応答時間が情報８ビツト送信する時間よ
シ短くなったとしても、応答信号の最初の数ビットが伝
送されないことはない。しかして、上記応答時間を最低
″１“ビットまで短縮することが可能であるので、従来
のリピータ装置に比較してデータ伝送システムにおける
総合的な伝送速度を大幅に向上させることかで色る。

なお、本発明は上述した実施例に限定される。

ものではない。実施例においては、データを組込んだ伝
送フレームを含む伝送信号をＮＲＺＩ信号に変換して伝
送路へ送出したが、第５図に示すようにＮＲＺ信号に変
換してもよい０この場合、開始および終了フラッグ部分
の中央のルベルの６つのビットのみがＮＲＺ信号におい
ては連続したＨ“レベルである。したがって、第８図に
おける終了フラッグ検出回路１６ａのデコーダ３９にお
いて、カウント′７“信号ｋをカウント′Ａ６“信号ｋ
に変更すればよい。

また、実施例では、開始フラッグが１パターンのみ組込
まれた場合を説明したが、複数のパターンが連続して組
込まれていてもよい。この場合、組込まれる開始フラッ
グの数によって、終了フラグ検出回路１６のラッチディ
レー回路３６におけるディレ一時間を、実施例の１６ビ
ツトから、適宜変更すればよい。

〔発明の効果〕

以上説明したように本発明によれば、伝送信号の終了を
、この伝送信号中に含まれる終了フラッグを終了フラッ
グ検出回路で検出することによって判断し、この終了フ
ラッグが終了した直移に、第１および第２のドライバを
信号待機状態にしている０したがって、要求信号と応答
信号との間の応答時間を８ビツト以下に短縮できるので
、データ伝送システムの総合的な伝送速度を向上させる
ことができるリピータ製置を提供で性る。

【図面の簡単な説明】第１図はデータ伝送システムの概略構成を示すブロック
図、第２図は従来のリピータ装置を示すブロック構成図
、第３図はデータ伝送システムに用いる伝送フレームの
構成図、第４図は同伝送システムに用いる信号変換を説
明するための説明図、第５図は終了フラッグパターンの
信号変換を説明するための説明図、第６図は本発明の一
実施例に係るリピータ装置を示すブロック構成図、第７
図および第８図はそれぞれ同リピータ装置の要部を取シ
出して示すブロック構成図、第９図、第１０図および第
１１図はそれぞれ同リピータ装置の動作を示すタイムチ
ャート図である。３・・・第１の伝送路、４・・・第２の伝送路、５゜１
１・・・リピータ装置、ｉｚａ・・・第１のレシーバ、
Ｊｏｂ・・・第２のレシーバ、１４ａ・・・第１のドラ
イバ、１４ｂ・・・第２のドライバ、１５ａ・・・第１
の信号検出回路、１５ｂ・・・第２の信号検出回路、１
６・・・終了フラッグ検出回路、１９・・・パルス発生
器、２０〜２２・・・第１〜第３の７リツプフロツプ、
２６〜３０・・・第４〜第８の７リツプフロツプ、２４
，３．９・・・カウンタ、２５．３９・・・デ：７−Ｆ
、３４・・・分周器、３５・・・ｖｌｌ“ピットディレ
ー回路、３６・・・ラッチカン−回路、ａ・・・伝送信
号、ｂ・・・送信ゲート信号、Ｃ・・・送信ゲートリセ
ット信号、ｄ、ｊ・・・クロック信号、ｅ、ｈ・・・リ
セット信号、ｆ・・・カウント″１“信号、ｇ・・・カ
ウントＶ″５“信号、ｋ・・・カウント１７“信号、ｍ
・・・プリアンプラ〇出願人代理人　弁理士　鈴　江　武　彦第１図第２図、５し−＋＋　−１第３図第４図第５図

Claims

【特許請求の範囲】それぞれ伝送信号を送受信する複数の通信ステーション
を並列に接続してなる第１および第２の伝送路間に設置
され；前記第１の伝送路の伝送信号を受信して波形整形
、増幅する第１のレシーバと、この第１のレシーバの出
力を前記第２の伝送路へ送出する第１のドライバと、前
記第２の伝送路の伝送信号を受信して波形整形。増幅する第２のレシーバと、この第２のレシーバの出力
を前記第１の伝送路へ送出する第２のドライバと、前記
第１のレシーバに出力が得られたとき前記第１のドライ
バに動作可能信号を与えるとともに前記第２のドライバ
に動作禁止信号を与える第１の信号検出回路と、前記第
２のレシーバに出力が得られたとき前記第２のドライバ
に動作可能信号を与えるとともに前記第１のドライバに
動作禁止信号を与える第２の信号検出回路と、前記伝送
信号に含まれるこの伝送信号の終了を示す終了フラッグ
を検出し、この終了フラッグを検出したとき前記動作禁
止信号を解除する終了フラッグ検出回路とを備えてなる
ことを特徴とするリピータ装置。