JPS6314536A - 単一チヤネルデイジタル通信バスシステム及びそこで使用されるステ−シヨン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、単一チャネル通信バスシステムに関するもの
である。

このようなシステムは、一つの物理的な接続路に沿って
データがシリアルに転送されている通信系を意味するも
のと理解すべきである。データは自己クロッキングであ
ることもある。このような場合、一本のリード線が存在
するか又は２本のワイヤが、例えば、対称的な信号を運
んでいるかいずれかである。データは自己クロッキング
でないこともある。その場合は、別のリード線を設けて
、同期クロック信号を転送させる。種々のバスシステム
が従来から述べられている。

代表的な説明は米国特許第４４２９３８４号（特願昭５
６−６８４７２．特開昭５７−５１５３号）又は欧州特
許第５１３３２号に対応する米国特許願第３１７６９３
号に記載されている。これらは全て同じ譲受人に譲渡さ
れており、参考文献としてここに含める。第１の参考文
献によれば、データ自体が自己同期であり、バス接続は
論理ＡＮＤ機能（布線ＡＮＤ）であって、各ビットセル
が２個の遷移を有し、その第２の位置が当該ビットのデ
ータ内容を表わす。第１の遷移は何時もビットセルのス
タートの近傍にある。アービトレイジング（ａｒｂｉｔ
ｒａｇｉｎｇ）構成のための設備が設けられている。２
個のステーションが同時に異なるビット値をバスに送る
と、論理ＡＮＤ機能がそれを見て全てのステーションが
論理「０」を受け取るようにする。斯くして論理ｒｌＪ
が隠され、「１」を送っている局はアービトレイジを失
ない、バスの制御を失なう。

上述した通信システム及び種々のシステムでメツセージ
を転送するには応答性質付きメツセージを返す必要があ
る。このような応答性質はスレーブとして働らく１個（
又は複数個）のステーションから送出されるのが普通で
ある。このようなスレーブはスレーブ受信機としても、
スレーブ送信機としても機能する（後者は、例えば、読
出しアクセスでアドレスされたメモリが動作する場合で
ある。

発明の要旨 本発明の目的は、このようなタイプのシステムで効率良
く且つ安定な応答性質信号を実現するにあり、そこでは
誤って認識された応答性質ビットに対し相当な保護が与
えられる。またそこでは拡張された実現としてスレーブ
ステーションによるアドレスも転送される。

上述した発明の目的を達成するため、本発明によれば、
マスタステーションと、バスにより接続される少なくと
も１個のスレーブステーションとを有し、このマスタス
テーションが少なくともアドレス信号列を具え、その後
にデータ信号列と誤り保護信号列とが続くメツセージを
送出するための第１の送信手段を有し、前記バスが論理
ＡＮＤ機能を構成し、前記スレーブステーションがこの
ようなアドレス及びデータ及び誤り保護信号列を受信し
た時、第２の誤り保護信号を含む多重ビット応答信号列
を送出するための第２の送信手段を有し、これらの信号
列の全てが、各ビットセル内の予じめ定められた点で少
なくとも一個の信号遷移により同期がとられることを特
徴とする単一チャネルディジタル通信バスシステムが提
供される。

応答性質信号列内でビットが多重化されているため、種
々の保護レベルがとれる。特に、肯定応答信号も、否定
応答信号も可能である。これらのいずれでもない場合、
第３の可能性として「無応答」信号がある。このような
「無応答」は肯定信号や否定信号をマスクしない。本発
明の主たる結果は、「否定応答」を調べることが全（不
可能なことである。このような信号は、干渉又は入り組
んだ信号が受信されたことによりアドレスされたスレー
ブステーションが正しくない状態にあることを認識する
ことを意味する。

本発明はまた、上述した通信システムで使用するマスタ
ステーション及びスレーブステーションに関するもので
ある。

このようなステーションは、システムへの定常通信に対
しても一時的な通信に対しても設計されており、挿入存
在なプラグがついている。

図面につき本発明の詳細な説明する。

通信系 第１図は単一ワイヤ通信系の一例である。４個のステー
ション（局）　１０．２０．３０．４０が存在する。

各ステーションに出力ドライバ１２．２２．３２．４２
　と、センスアンプ１４．２４．３４．４４を設ける。

全ての出力ドライバとセンスアンプは共通の単一の相互
接続ワイヤ１８に接続する。これは布線ＡＮＤ機能を表
わす。このような布線ＡＮＤ機能は、通常、オープンコ
レクタ出力端子を有する種々のドライバにより実現され
る。三状態出力ドライバのような他の実現方法も当該技
術で周知である。ステーション（局）は、マイクロプロ
セッサ機能、メモリ機能、センサ機能、ドライブ機能、
表示機能その他を具えることができる。使用分野は、家
庭用品く各ステーションは、テープ又「コンパクトディ
スク」デツキ、ラジオチューナ、電話器等のような家庭
用品を表わす）とすることができる。もう一つの使用分
野は、自動化用エレクトロニクスであり、この場合種々
のステーションは、中央制御装置、エンジン点火制御装
置、ダラシボード制御装置及び表示機能、全体のアクセ
ス及び安全制御装置等を表わす。成るステーションはマ
スクとして動作し、他のステーションはスレーブとして
動作する。

両方の動作をするものもある。成るステーションは送信
機として動作し、他の局は受信機として動作する。両方
の動作をするものもある。従って、任意のシステム内に
多（の異なるカテゴリーが存在し得る。

メツセージプロトコルの説明 第２図はメツセージ転送及び肯定応答信号のシーケンス
図である。メツセージブロック５０ないし５６はマスタ
ステーションにより発生させられる。

ブロック５０は、メツセージヘッダを表わす。これはく
ビットレベルより高い）メツセージレベルでのスタート
パターン及び多分アーピトレーージング（ａｒｂｉｔｒ
ａｇｉｎｇ）が必要な場合の優先番号の同期を含み得る
。複数個のマスクが同時にこのようなメツセージヘッダ
を送出し始めると、ブロック５０の終において、唯一つ
のマスタステーションが残され、バスの制御を握る。ブ
ロック５２では宛先きのスレーブアドレスが送られる。

成る構成では、特定のアドレスが２個以上、さらには全
てのスレーブにアクセスすることもある。ブロック５４
ではスレーブに送りたいデータが転送される。これはス
レーブにより実行すべき機能に関係し、データはスレー
ブステーション等に書込まれる。ブロック５６では、転
送が正しく完了したか否かを告げるＣＲＣビットブロッ
クが転送される。このようにして非常に効率良く完全な
証明が実行できる。初等的システムでは、これらの４個
のブロックの各々が８ビットを含む。例えば、成る用途
ではデータが必要でなく、また、一般的読出し指令が転
送されることもあり、これらの場合ブロックの数がこれ
より増えたり、減らされたりする。

上述したマスクで生じたメツセージに対し、スレーブス
テーションがブロック５８．６０．６２から成る応答を
返す。ブロック５８は、応答の性質のブロックであり、
応答の性質を知らせる。答え自体はブロック６０で告げ
られる。最后のブロック６２は、ＣＲＣチェックを表わ
す。ここでも全てのブロック５ｇ、　６０゜６２は８ビ
ットを有する。成る場合は、ブロック６０゜６２が除か
れる。この場合はスレーブステーションからの応答は応
答の性質だけが必要な場合である。

注意すべきことは複数個のスレーブステーションがｔ目
互に同期をとって当該マスタステーションに種々の応答
を伝えることもあることである。

応答性質フォーマットの説明 第３図は、第１の応答性質同期フォーマットを示す。応
答性質フィールドは２部に分かれる。−肯定応答（３ビ
ット）。これらのビットの時ス　。

レープユニットは「０」　（バス「低」）を送る。

この場合はアドレスされたスレーブがメツセージを正し
く受信した場合である。

−肯定応答（５ビット）。これらのビットの時スレーブ
ユニットは「０」　（バス「低」）を送る。

この場合はＣＲＣ誤りを検出する。

スレーブユニットは３個の異なる応答性質バイトの一つ
を送ることがある。

＊肯定応答。この応答性質バイトはｒｏｏｏｌｌｌｌｌ
Ｊであり、この場合はく物理的又は機能により）アドレ
スされたユニットで誤りが見つからなかった場合である
。

＊否定応答。応答性質バイトは「１１１０００００　Ｊ
である。この場合はユニットがＣＲＣ誤りを検出した場
合である。

＊無応答。応答性質バイトはｒｌｌｌｌｌｌｌｌＪであ
る。

この場合は、このメツセージ内に当該ユニットカ含まれ
ていない場合である（アドレスされておらず、ＣＲＣ誤
りを検出していない）。応答性質バイト内のビット構成
は、いくつかのビットが汚れている場合、マスクが再転
送を必要とするか否かを知り得るようなものである。

スレーブが正しい時間に応答できない場合は「無応答」
が間違って送られる。

マスクが受け取った５個の最后の応答性質ビットのいず
れか一つが「ゼロ」である場合は、マスタステーション
はスレーブステーションが肯定応答を意図していると推
測するにとどまる。これは極めて安全な方法であって、
こうすれば否定応答が偶々「肯定応答」又は「無応答」
と間違えられる可能性はない。勿論、最后のビットの多
数派をとるような他の方法も価値がある。これはこれら
の５個のビットのうちの２個だけを誤転送することを許
し、従って・多少安全性に欠ける。肯定応答も、例えば
、否定応答が認識されない状態下で最初の３ビット間の
多数決をとる等種々の方法で検出できる。注意すべきこ
とは否定応答はいつも勝つことである。肯定応答も否定
応答も検出されない場合は、「無応答」とされる。否定
応答と「無応答」が同時にきた場合は、前者が勝つ。肯
定応答と「無応答」が出会った場合も前者が勝つ。ユニ
ットは最大３個の順次のメツセージに対し否定応答で応
答できる。第４番目のメツセージでも誤りが検出される
と「無応答」を送らねばならない。

第４図は、第２の応答性質信号フォーマットを示す。こ
の別のフォーマットによれば、スレーブステーションが
１個の８ビットデータ応答を出すことができる。下の３
行は、夫々、否定応答、肯定応答及び「無応答」を示す
。例えば、第１にスレーブアドレスをユニークなビット
構成として転送する。その後で、全て１のバイトを送り
、最后に正しいＣＲＣチェックバイトを送り、雑音があ
るか否かを検出する。肯定応答の場合は、最初の２個の
バイトの機能を交換する。スレーブが送るこのようなア
ドレスは、どのスレーブが間違った応答を与えているか
を確かめるのに効果的に用いられる。例えば、成る一つ
のスレーブがしつこく否定応答を出しており、他のスレ
ーブが出していない場合は、その特定のスレーブが誤動
作している可能性がある。ＣＲＣがしっかりとフィツト
しない場合は、このような誤動作は一層可能性がある。

「無応答」信号は全て「１」の３バイトから成る。

ＣＲＣが正しい機能でない場合はこれは別に検出される
。ＣＲＣは既知の生成多項式により発生させられ、それ
故ずれは容易に検出される。上述した構成は、スレーブ
アドレスｒｌｌｌｌｌｌｌｌＪ　、　（１６進法ＦＦ）
が許されていない場合だけ正しく働らき、肯定と否定が
混合している信号を受信した場合は、いつもその「０」
が支配し、否定応答しているスレーブステーションの「
アドレス」間のアービトレージ（ａｒｂｉｔｒａｇｅ）
が肯定応答している任意の他のスレーブの全て１のバイ
トに勝つ。「無応答」信号と、肯定／否定応答信号が混
ざって受信された場合は、「無応答」信号を出している
ステーションが何時も負け、バスを手離す。第４図のフ
ォーマットはバスの経済性が劣る欠点を有するが、シス
テムのフレキシビリティは改良されている。代表的なス
テーション装置の開示 第５図は、バスコントローラ回路のブロック図である。

ステーション自体の機能は本発明の範囲外であり、簡単
にするため考えない。このバスコントローラは一つのＩ
Ｃの上に組める。バス入力側とバス出力側とは第１図に
係るバス本体に接続できる。次のサブシステムを設ける
。水晶発振器（８１）付きタイミング兼制御回路（８０
）。

この部分により行なわれる機能は以下の通りである。

一発振と（マイクロコントローラに対する）タロツクを
出力する。

−（クロック分割により）ビットクロックの発生。

−「バス出力」信号の発生。

一サンプリング時を決定し、１０２ヘデータをシフトさ
せる。

一レジスタの読出し及び書込みを制御。

−割込みの発生。

一応答性質信号の発生。

レジスタのアドレッシングは下記の通りである。

０００：クロック分割 ００１：指令 ０１０：バッファの書込み ０１１ニスペア １００：割込み １０１　　ニバッファＡの読出し １１Ｏ：バッファＢの読出し １１１ニスペア クロック分割器（８２） このレジスタにマイクロコントローラ（ＣＰＩＪ）人力
端子１０８をロードする。その内容は発振周波数（Ｆ）
の分割ファクタ（ｎ）を決め、ビットクロックの周波数
に来る。各ビットに対するビットクロックパルスの数は
６４である。この場合ビット速度はＦ／（ｎｘ６４）　
　ビット／秒である。

指令（８４） このレジスタは以下のビットを含む。

ビット７：マスタ要求 ビット６；スペア ビット５ニスペア ビット４：マスク部のＩＪ−ｑブト ビット３：続出しバッファＡの解放 ビット２：続出しバッファＢの解放 ビット１：応答性質 ビット０ニスレープ部のリセット 個々のビットの意味は下記の通りである。

マスク要求 このビットは、書込みバッファに完全なメツセージをロ
ードし終った時マイクロコントローラ（ＣＰＵ）により
セットしなければならない。次いでバスコントローラが
このメツセージの送出をスタートする。アービトレイシ
ョンが失なわれると、バスコントローラは自動的にＣＰ
Ｕを入れる必要なくして再びメツセージを送出しようと
試みる。このビットは、完全なメツセージがバスに送出
され終り、応答性質バイトが受信された時リセットされ
る。メツセージの送出が進行中でないとすると、指令「
マスク部をリセット」が与えられた時もこのビットはリ
セットされる。

マスク部をリセット この指令がＣＰＵにより与えられ、メツセージの送出が
進んでいない時、マスク部は初期化される（マスタ要求
をリセットし、書込みバッファポインタをリセットする
）。マスク転送が進行中にこの指令が与えられた場合は
、何の応答もとらない。

初期化が完了した時又はマスク転送が進行中の場合は、
「マスク部をリセット」ビットがリセットされる。

読出しバッファＡを解放 バッファＡが読出され終った時、ＣＰＵはこのビットを
セットすることによりバッファＡを解放する。バスコン
トローラがこのバッファＡを再びロードし始めるや否や
ビット「読出しバッファＡを解放」をリセットする。

読出しバッファＢを解放 バッファＢが読出され終った時、ＣＰＵはこのビットを
セットすることによりこのバッファＢを解放する。この
ビットがセットされる前に新らしいデータをこのバッフ
ァ已にロードする必要がある場合は、ビット０の割込み
（データオーバライン）゛を与える。ＣＰＵがその時の
メツセージに含まれていない場合は、このバッファＢが
完全にロードされる前に指令「バッファＢを解放」を与
えられ、割込み「バッファＢを読出し」が与えないこと
もある。バスコントローラが再びこのバッファをロード
し始めるや否や、ビット「読出しバッファＢを解放」を
リセットする。

応答性質 ＣＰＵがメツセージ内のアドレス、即ち、機能フィール
ドをａ、ｌ　ａ＠　Ｌ／た時、このＣＰＵ　ｌこよりこ
のヒ゛ツトをセットしなければならない。セットされ終
ると、バスコントローラのスレーブ部が、メツセージが
正しく受信された場合は、肯定応答を発生する。誤りが
検出された時又はデータのオーバーランが発生した場合
は、否定応答を発生する。このビットがセットされ終ら
ないうちは、応答性質を発生しない。これは応答性質フ
ィールドを全部「１」にすることを意味する。応答性質
バイトが送出され終るや否やビット「応答性質」をリセ
ットする。バスが空いている時もこうする。

スレーブ部をリセット ＣＰＵによりこの指令が与えられ、メツセージが受信さ
れていない場合は、スレーブ部を初期化する（読出しバ
ッファポインタをリセットし、バッファスイッチをＡに
セットする）。スレ一部転送が進行中にこの指令が与え
られた場合は何の動作も行なわない。初期化が完了した
ら「スレーブ部をリセット」ビットをリセットする。ス
レーブ転送が進行中もそうする。

割込み（８６） このレジスタのビットは、タイミング兼制御回路により
セットする。１個又は複数個のビットが「１」の時は割
込み信号は活性である（ＩＮＴ　ｎｏｔ・　「Ｏ」）。

ビット７：マスタ転送レディ ビット６：マスタ転送ビジー ビット５：マスク転送バス誤り ビット４ニスペア ビット３：続出しバッファＡを満たす ビット２：続出しバッファＢを満たす ビット１：バス読出し誤り ビット０：データオーバラン 割込みレジスタが読出し完了になった時全てのビットが
リセットされる。個々のビットの意味は次の通りである
。

マスク転送レディ この割込みは、メツセージが送出され終り、応答性質バ
イトが受信されており、従って、ビット５「マスク転送
バス誤り」もテストされている可能性があの時与えられ
る。

マスク転送ビジー この割込みは、ＣＰＵが書込みバッファにロードしよう
と試み、指令レジスタビット７「マスク転送レディ」が
なおセットされている（マスク転送が進行中である）時
与えられる。

マスク転送誤り このビットは、ビット７「マスク転送レディ謬と一緒の
時だけセットされる。セットされる時は、否定応答又は
無応答が受信されている。

読出しバッファＡを満たす この割込みは、バッファＡが−メッセージの最初の２個
の受信されたバイトをロードされ且つ読出しバッファＢ
が解放されるか又は読出しバッファＢのオーバーランが
生じた時、与えられる。

読出しバッファＢを満たす この割込みは、バッファＢが完全なメツセージの残りを
ロードされ終り、ＣＲＣがチェックされ、従って、ビッ
ト１：　「バス読出し９呉り」もテストし得る時与えら
れる。このバッファ内のバイトの実際の数はメツセージ
内の長さフィールドにより求まる。（最大で１７個） バス読出し誤り このビットは、ビット２：「読出しバッファＢを満たす
」と−堵にだけセットされる。セットされた時ＣＲＣ誤
りが検出される。

データオーバーラン このビットは、ビット３：　「読出しバッファＡを満た
す」と−緒にだけセットされる。セットされた時、読出
しバッファは解放され終らず、新しいデータバイトをこ
のバッファに書込む必要が生じてから解放される。

新しいデータをバッファに書込む必要が生じた時このバ
ッファが解放されない時はこの新しいデータは書込まれ
ず、失われる。読出しバッファＡのオーバーランが生ず
る時（両方の読出しバッファが一杯で、新しいバイトを
バッファＡに書込む必要がある時）何の指示も与えられ
ず、このメツセージに対し「無応答」が送られる。

書込みバッファ（８８） これは１９バイトのＲＡＭで、ポインタによりアドレス
される。マイクロコントローラによりこのＲＡＭに完全
なメツセージがロードされる。そのバイトは逐次に書込
まれ、各バイトの後ポインタがインクレメントされる。

最后のバイトが書込まれ終った時（これは指令レジスタ
によりビット７：　「マスク転送レディ」と表示される
）若しくは最后のバイトが送出され終った時（これは書
込みレジスタによりビット７：「マスク転送レディ」と
表示される）又はマスク部がリセットされる時このポイ
ンタがリセットされる。マスク転送が進行中はバイトを
書込みバッファに蓄えることができな・ハＱ続出しバッ
ファＡ　（９０） これは２バイトＲＡ！Ｊであり、入来メソセージの最初
の２バイトが蓄えられる。これはポインタによりアドレ
スされる。第２バイト（アドレス又は機能）が蓄えられ
る終り且つ読出しバッファが解放されている時にメツセ
ージの第３バイトが受信されると、割込みレジスタビッ
ト３１続出しバッファＡを満たす」を有する割込みが与
えられ、ポインタがリセットされる。指令「読出しバッ
ファＡを解放」がＣＰｌ、ｌにより与えられた時もこの
ポインタはリセットされる。

読出しバッファＢ　（９２） これは１７バイトＲＡ　ｉ、！であり、ここにメツセー
ジの残りの部分が蓄えられる。これはポインタによりア
ドレスされるっ最后のバイトが蓄えられ終り且つＣＲＣ
がチェックされ終った時、割込みレジスタビット２「読
出しバッファＢを満たす」を有する割込みが与えられ、
ポンイタがリセットされる。

ＣＰＵにより指令「読出しバッファＢを解放」が与えら
れた時もこのポインタはリセットされる。

バッファスイッチ（９８） このスイッチの位置は蓄えられるべきメツセージ内での
バイトの番号に依存する。メツセージの最初の２バイト
は何時も読出しバッファＡヘロードされ、残りの部分は
読出しバッファＢヘロードされる。

アービトレインョン１０に れはバスにのせるべきビットと（ディジクルフィルタを
介して）読出された実際バスにのっているデータとの間
の比較器である。この比較のタイミングはタイミング兼
制御回路により設けられる。この比較の結果均しくない
ことが判明するとアービトレイションは失われ、書込み
バッファのポインタがリセットされる。バスコントロー
ラは、再び、メツセージを送ろうと試みる。メツセージ
が送出されつつある時はスレーブ部が入来する情報を読
出し、必要とあらば、割込みをかける。これは、アービ
トレイションが失われ且つユニットがスレーブとして働
らかねばならない場合情報を保つように行われる。

ＣＲＣ（１０４） ＣＲＣ発生器／チェッカは排他的論理和ゲートを具える
シフトレジスタであり、多項式８Ｘ３＋２Ｘ２＋Ｘ＋１
を与える。この初期内容は全て１にセットされる。これ
はバスが空いている時打われる。情報がバス上に送出さ
れる時は、このＣＲＣの人力はシフトレジスタの出力か
ら取る。情報バスから読出す時は、入力はディジタルフ
ィルタの出力から取る。

マスク転送が行われつつあり、最后のデータバイトが送
出され終った時、ＣＲＣレジスタの内容がシフトレジス
タにロードされ、バス上に送出される。

ユニットが情報を読出しつつある時は、タイミング兼制
御回路が、ＣＲＣバイトの読出しが完了した後ＣＲＣレ
ジスタを全て「０」であるかチェックする。ＣＲＣレジ
スタが全て「０」である場合は、指令レジスタ内のビッ
ト１「応答性質」がセットされる時肯定応答が与えられ
る。それ以外は「無応答」が与えられる。ＣＲＣレジス
タが全て「０」でない場合は、誤りが発生している。そ
の場合は、指令レジスタ内のビット「１」がセットされ
る時、否定応答が与えられる。それ以外は「無応答」が
与えられる。誤りが発生しており、指令レジスタ内のビ
ット１がセットされた時は、割込みレジスタ内のビット
１「バス読出し誤り」をビット２「読出しバッファＢを
満たす」と共にセットする。

シフトレジスタ（１０２） このレジスタはバス上に送出されるデータおよび受信さ
れたデータを蓄える。このレジスタは９個のフリップフ
ロップから成る。サンプリング時に最下位のフリップフ
ロップがクロックされ、入来ビットを蓄える。シフトク
ロックは各ビットセルのＴ１の立上り縁で生ずる。８個
の上位のビットは３通りの源からロードされる。

一書込みバッファ。要求されたデータをバスに送る。

−ＣＲＣレジスタ。データを送信している間に発生させ
られたＣＲＣコードを送る。

一応答性質。この応答性質バイトはタイミング兼制御回
路で決まる。

シフトレジスタの８個の下位のビット内の情報は、ＣＲ
Ｃおよび応答性質バイトを除いて、読出しバッファＡ又
はＢへ送られる。ＣＲＣおよび応答性質バイトは、タイ
ミング兼制御回路に送られ、チェックされる。

ディジタルフィルタ（１００） これは、受信機からの狭いパルスを考慮に入れないため
の論理回路である。パルスは、認識される前は、少なく
とも２ビットクロック時間分の幅を持だなけれならない
。このようにしてバス上の雑音により生ずるスプリアス
パルスは濾波される。

この回路は、３個のフリップフロップといくつかの状態
をととのえる論理回路とから成る。フィルタを通ること
による伝播遅延は３ビットクロック時間である。

注意：バスインタフェース回路がアナログ低域フィルタ
を具える場合は、ディジタルフィルタをインプリメント
する必要が□ないことがある。

【図面の簡単な説明】

第１図は、単線通信系のブロック図、 第２図は、メツセージ転送の伝送、応答信号の構成図、 第３図は、第１の応答性質信号フォーマットの線図、 第４図は、第２の応答性質信号フォーマットの線図、 第５図は、バスの説明用のブロック図である。 １０、２０．３０．４０・・・ステーション（局）１２
、２２．３２．４２・・・出力ドライバ１４、２４．３
４．４４・・・センスアンプ１８・・・相互接続ワイヤ ５０・・・メツセージヘッダ ５２・・・宛先アドレス　　　５４・・・データ５６・
・・ＣＲＣチェック　　　５８・・・応答の性質６０・
・・答え　　　　　　　６２・・・ＣＲＣチェック８０
・・・タイミング兼制御回路 ８１・・・水晶発振器　　　　８４・・・指令８６・・
・割込み　　　　　　８８・・・書込みバッファ９０・
・・読出しバッファＡ　　９２・・・読出しバッファＢ
９８・・・バッファスイッチ

Claims (1)

1. 【特許請求の範囲】 １、マスタステーションと、バスにより接続される少な
   くとも１個のスレーブステーションとを有し、このマス
   タステーションが少なくともアドレス信号列を具え、そ
   の後にデータ信号列と誤り保護信号列とが続くメッセー
   ジを送出するための第１の送信手段を有し、前記バスが
   論理ＡＮＤ機能を構成し、前記スレーブステーションが
   このようなアドレス及びデータ及び誤り保護信号列を受
   信した時、第２の誤り保護信号を含む多重ビット応答信
   号列を送出するための第２の送信手段を有し、これらの
   信号列の全てが、各ビットセル内の予じめ定められた点
   で少なくとも一個の信号遷移により同期がとられること
   を特徴とする単一チャネルディジタル通信バスシステム
   。 ２　応答性質信号列及び第２の誤り保護信号列が肯定応
   答信号を表わす第１の複数個のビット位置及び否定応答
   信号を表わす第２の複数個のビット位置を有する単一の
   信号列を構成することを特徴とする特許請求の範囲第１
   項記載の単一チャネルディジタル通信バスシステム。 ３、前記第１及び第２の複数個のビット位置が相互に排
   他的であり、上記第２の複数個が上記第１の複数個より
   大きいことを特徴とする特許請求の範囲第２項記載の単
   一チャネルディジタル通信バスシステム。 ４、特許請求の範囲第２項又は第３項記載の単一チャネ
   ルディジタル通信バスシステムで使用するためのスレー
   ブステーションにおいて、中のゼロにより肯定応答を合
   図するための第１の数のビット位置及び中のゼロにより
   否定応答を表わす第２のビット位置を有する応答性質バ
   イトを送出するための送信手段を具えることを特徴とす
   るスレーブステーション。 ５、前記送信手段が専ら「１」を送信することにより「
   無応答」信号を合図する状態を有することを特徴とする
   特許請求の範囲第４項記載のスレーブステーション。 ６、アドレスされた時順次に否定応答を送出する回数を
   計数し、予じめ定められた回数に達した時「無応答」信
   号を送出する計数手段を有することを特徴とする特許請
   求の範囲第５項記載のスレーブステーション。 ７、特許請求の範囲第４項、第５項又は第６項に記載の
   スレーブステーションと共に使用するマスタステーショ
   ンであって、前記第２の数のビット位置内の予じめ定め
   られた最少数のゼロを受け取った時、否定応答信号と認
   識し、この応答性質バイトの残りのビット位置の内容は
   何であってもよいとする受信手段を有することを特徴と
   するマスタステーション。 ８、前記応答性質及び第２の誤り保護信号列が信号副列
   の系列から成り、専ら「１」のビットから成る第１の副
   列がスレーブステーションデータから成る全てが１では
   ない第２の副列と組んで肯定応答を合図し、専ら「１」
   のビットの第２の副列がスレーブステーションデータを
   構成する全てが１ではない第１の副列と組んで否定応答
   を合図し、肯定応答と否定応答の両者が誤り検出ビット
   列から成る第３の副列により完了することを特徴とする
   特許請求の範囲第１項記載の単一チャネルディジタル通
   信バスシステム。 ９、前記スレーブステーションデータが特定のスレーブ
   ステーションアドレスを表わすことを特徴とする特許請
   求の範囲第８項記載の単一チャネルディジタル通信バス
   システム。 １０、誤り検出ビット列が、肯定又は否定応答信号のい
   ずれかに亘って計算されたＣＲＣビット列であることを
   特徴とする特許請求の範囲第８項又は第９項に記載の単
   一チャネルディジタル通信バスシステム。 １１、特許請求の範囲第８項記載の単一チャネルディジ
   タル通信バスシステムで使用するためのスレーブステー
   ションであって、更に、前記第１及び第２の副列時に、
   当該ビット位置での自己の送出されたビットに対する距
   離を表わすものとしてゼロバスビットを検出する衝突検
   出手段を具え、この衝突検出手段が衡突を検出した時当
   該ステーションによる応答信号列の送出をやめることを
   特徴とするスレーブステーション。 １２、特許請求の範囲第８項記載の単一チャネルディジ
   タル通信バスシステムで用いるためのスレーブステーシ
   ョンであって、前記送信手段が前記列内で専ら「１」を
   送出することによる「無応答」信号を送出する状態を有
   することを特徴とするスレーブステーション。 １３、特許請求の範囲第１２項記載のスレーブステーシ
   ョンと組んで使用されるマスタステーションであって、
   一致しない誤り保護副列を受信した時自己のメッセージ
   を繰り返す手段を有することを特徴とするマスタステー
   ション。 １４、更に、「１」のビットだけから成る２個の副列を
   受信した時、一致しない誤り検出副列に基づいて「無応
   答」信号を検出する検出器を有することを特徴とする特
   許請求の範囲第１３項記載のマスタステーション。