JPS6074877A - 同期信号再生回路 - Google Patents
同期信号再生回路Info
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- JPS6074877A JPS6074877A JP18284983A JP18284983A JPS6074877A JP S6074877 A JPS6074877 A JP S6074877A JP 18284983 A JP18284983 A JP 18284983A JP 18284983 A JP18284983 A JP 18284983A JP S6074877 A JPS6074877 A JP S6074877A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/08—Separation of synchronising signals from picture signals
- H04N5/10—Separation of line synchronising signal from frame synchronising signal or vice versa
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は同期信号再生回路に関し、テレビジョン信号
の偶数フィールド、奇数フィールド間で水平位相検波出
方に差異が生じることに起因する垂直同期・母ルスの位
相ずれを防止する回路である。
の偶数フィールド、奇数フィールド間で水平位相検波出
方に差異が生じることに起因する垂直同期・母ルスの位
相ずれを防止する回路である。
第１図は、垂直同期信号に直接同期するタイプのいわゆ
るカウントダウン方ｔテレビＪ）−＞受像機に使用され
る同期パルス再生回路である。
るカウントダウン方ｔテレビＪ）−＞受像機に使用され
る同期パルス再生回路である。
１１は、３２ｆｕ（ｆｕ；水平周波数）の周波数の発振
出力を得る電圧制御発振器、１２は１／１６分周器、１
３は、１／２分周器である。出力端子１４にあられれる
水平同期パルスＨＰは、３２ｆＨの発振出力がｌ／１６
分周器１２．１／２分周器１３で分周されることによっ
て得られる。
出力を得る電圧制御発振器、１２は１／１６分周器、１
３は、１／２分周器である。出力端子１４にあられれる
水平同期パルスＨＰは、３２ｆＨの発振出力がｌ／１６
分周器１２．１／２分周器１３で分周されることによっ
て得られる。
一方１９け垂直同期信号入力端子であり、垂直同期検出
回路１５に接続されている。この垂直同期検出回路１５
には、垂直カウンタ１７からの受け付はパルスも加えら
れる。垂直カウンタ１７は、２ｆＨのノぐルスをカウン
トダウンして、垂直同期ｉ９ルスｖｐを出力端子１８に
出力するとともに、受は付け／４’ルスを発生する。
回路１５に接続されている。この垂直同期検出回路１５
には、垂直カウンタ１７からの受け付はパルスも加えら
れる。垂直カウンタ１７は、２ｆＨのノぐルスをカウン
トダウンして、垂直同期ｉ９ルスｖｐを出力端子１８に
出力するとともに、受は付け／４’ルスを発生する。
ここで、垂直カウンタ１７は、リセットパルス成形回路
１６から得られるリセット・ぐルスＲ８Ｐによってリセ
ットされる。リセットパルス成形回路１６には、垂直同
期検出回路１５からの垂直検出ノｅルスＶＤＰと２ｆＨ
のパルスが入力される。このリセットパルス成形回路１
６け、第２図に示すように、垂直検出ノ４ルスＶＤＰが
、データ入力端子１６ｋに加えられ、２ｆｍのｉ４ルス
がクロック入力端子に加えられる。そして、垂直検出ｉ
４ルスＶＤＰの立ち上がり区間において、２ｆＨのクロ
ックが立ち下がったときに、リセットパルスＲ８Ｐを出
力するように設定されている。
１６から得られるリセット・ぐルスＲ８Ｐによってリセ
ットされる。リセットパルス成形回路１６には、垂直同
期検出回路１５からの垂直検出ノｅルスＶＤＰと２ｆＨ
のパルスが入力される。このリセットパルス成形回路１
６け、第２図に示すように、垂直検出ノ４ルスＶＤＰが
、データ入力端子１６ｋに加えられ、２ｆｍのｉ４ルス
がクロック入力端子に加えられる。そして、垂直検出ｉ
４ルスＶＤＰの立ち上がり区間において、２ｆＨのクロ
ックが立ち下がったときに、リセットパルスＲ８Ｐを出
力するように設定されている。
このリセットパルスＲ８Ｐが立ち上がった時点から一定
期間、前記垂直カウンタ１７は前記垂直同期ノクルスｖ
Ｐを出力する。従って垂直同期ノ母ルスｖＰの立ち上が
りは、２ｆｎのクロックの立ち下がりに位相同期し、か
つパルス幅も２ｆｙの整数倍となり一定である。
期間、前記垂直カウンタ１７は前記垂直同期ノクルスｖ
Ｐを出力する。従って垂直同期ノ母ルスｖＰの立ち上が
りは、２ｆｎのクロックの立ち下がりに位相同期し、か
つパルス幅も２ｆｙの整数倍となり一定である。
ここで前記電圧制御発振器１１は、受信された水平同期
信号に同期した発振出力を得るように、自動制御される
。即ち、複合同期信号ＣＳとフライバックパルスから得
たのこぎり波信号Ｓ真Ｗとの位相検波出力が位相検波回
ｌ！８２１から与えられる。抵抗２２．コンデンサ２３
、２４はフィルタを形成している。
信号に同期した発振出力を得るように、自動制御される
。即ち、複合同期信号ＣＳとフライバックパルスから得
たのこぎり波信号Ｓ真Ｗとの位相検波出力が位相検波回
ｌ！８２１から与えられる。抵抗２２．コンデンサ２３
、２４はフィルタを形成している。
第３図は、位相検波回路２１全具体的に示すもので、ト
ランジスタＱ５のペースと、トランジスタＱ３のペース
に複合同期信号Ｃ８のこぎり波信号ＳＡＷが与えられる
ことによって、トランジスタＱ４のフレフタに位相検波
出力全得る。
ランジスタＱ５のペースと、トランジスタＱ３のペース
に複合同期信号Ｃ８のこぎり波信号ＳＡＷが与えられる
ことによって、トランジスタＱ４のフレフタに位相検波
出力全得る。
トランジスタＱ３〜Ｑ６は掛算器を形成し、トランジス
タＱ１．Ｑ２、抵抗Ｆｔｌ、Ｒ２は負荷回路全形成して
いる。またｉｌは定電流源、Ｅｌ、Ｅ２はバイアス電源
、抵抗Ｒ３，Ｒ４はペース抵抗、ｖｃｅは電源である。
タＱ１．Ｑ２、抵抗Ｆｔｌ、Ｒ２は負荷回路全形成して
いる。またｉｌは定電流源、Ｅｌ、Ｅ２はバイアス電源
、抵抗Ｒ３，Ｒ４はペース抵抗、ｖｃｅは電源である。
上記従来の水平ＡＦＣ回路においては、複合同期信号期
間中でも水平同期信号期間では問題はないが、等価ｔ４
４ルス間及び垂直同期信号期間では、位相検波出力が変
化し、発振器の発振周波数に変動全与えることになる。
間中でも水平同期信号期間では問題はないが、等価ｔ４
４ルス間及び垂直同期信号期間では、位相検波出力が変
化し、発振器の発振周波数に変動全与えることになる。
特に、第４図の動作信号波形全みるとわかるように、第
１のフィールドの垂直同期信号開始部と、次のフィール
ドの垂直同期信号開始部で得られる電圧制御発振器の周
波数制御方向は全く逆の方向となる。第４図は、Ｃ８が
複合同期信号で、期間ＴＩが等価パルス期間、Ｔ２が垂
直同期信号である。またＳＡＷは、のこぎり波信号、Ｐ
ＤＳは位相検波信号、■Ｐは垂直同期パルス全示してい
る。このように、偶数フィールドと奇数フィールドの垂
直同期信号開始部で、位相検波出力が変動しかつその変
動方向が全く逆方向であった場合、垂直同期パルスｖｐ
の立ち上がり位相は、ｔａ、ｔｂで示すように、フィー
ルド毎に異なることになる。このような現象が生じると
、画面全体のがたつきとか、不完全なインターレースが
発生し、画質を損うことになる。
１のフィールドの垂直同期信号開始部と、次のフィール
ドの垂直同期信号開始部で得られる電圧制御発振器の周
波数制御方向は全く逆の方向となる。第４図は、Ｃ８が
複合同期信号で、期間ＴＩが等価パルス期間、Ｔ２が垂
直同期信号である。またＳＡＷは、のこぎり波信号、Ｐ
ＤＳは位相検波信号、■Ｐは垂直同期パルス全示してい
る。このように、偶数フィールドと奇数フィールドの垂
直同期信号開始部で、位相検波出力が変動しかつその変
動方向が全く逆方向であった場合、垂直同期パルスｖｐ
の立ち上がり位相は、ｔａ、ｔｂで示すように、フィー
ルド毎に異なることになる。このような現象が生じると
、画面全体のがたつきとか、不完全なインターレースが
発生し、画質を損うことになる。
この発明は上記の事情に対処すべくなされたもので、カ
ウントダウン方式による同期信号再生において、垂直同
期ノ４ルスの位相ずれを抑え得る同期信号再生回路を提
供すること全目的とする。
ウントダウン方式による同期信号再生において、垂直同
期ノ４ルスの位相ずれを抑え得る同期信号再生回路を提
供すること全目的とする。
この発明は、複合同期信号内の垂直同期信号及びこれに
前後した等価パルス期間に、水平同期処理マスク回路３
６から基本的には位相検波回路３７が動作を停止するマ
スクツ母ルスＭＫＰ １発生し、上記目的全達成したも
のである。
前後した等価パルス期間に、水平同期処理マスク回路３
６から基本的には位相検波回路３７が動作を停止するマ
スクツ母ルスＭＫＰ １発生し、上記目的全達成したも
のである。
以下この発明の実施例を図面を参照して説明する。
第５図はこの発明の一実施例であり、３１は、ＨＰを得
るためのＴ分周器３２に入力されるとともに、垂直同期
パルスｖＰを得るための垂直カウンタ３３に入力される
。垂直カウンタ３３は、フリップフロップ回路ＦＦ（Ｊ
〜ＦＦ９及びダート回路Ｇｌ、Ｇ２により構成されてい
る。また３４は、垂直同期検出回路であり、入力端子３
４ａを介して複合同期信号から分離した垂直同期信号が
入力されるとともに、垂直カウンタ３３からの受け付は
パルスが入力端子３４ｂに与えられる。この垂直同期検
出回路３４け、ダート回路０３〜Ｇｌｌにより構成され
、出力端子３４ｃには、垂直同期検出パルスＶＤＰ’を
出力する。
るためのＴ分周器３２に入力されるとともに、垂直同期
パルスｖＰを得るための垂直カウンタ３３に入力される
。垂直カウンタ３３は、フリップフロップ回路ＦＦ（Ｊ
〜ＦＦ９及びダート回路Ｇｌ、Ｇ２により構成されてい
る。また３４は、垂直同期検出回路であり、入力端子３
４ａを介して複合同期信号から分離した垂直同期信号が
入力されるとともに、垂直カウンタ３３からの受け付は
パルスが入力端子３４ｂに与えられる。この垂直同期検
出回路３４け、ダート回路０３〜Ｇｌｌにより構成され
、出力端子３４ｃには、垂直同期検出パルスＶＤＰ’を
出力する。
垂直同期検出パルスＶＤＰは、リセットパルス成形回路
３５の入力端子３５ａに加えられる。
３５の入力端子３５ａに加えられる。
このリセットパルス成形回路３５の入力端子３５ｂには
、前記ｎ分周器３１からの２ｈｔのパルスが与えられる
。リセッ） ノ４ルス成形回路３５は、ダート回路０１
２〜Ｇ２１により構成されている。そして、垂直同期検
出Ａ？ルスＶＤＰが立ち上がってから最初の２ｆＨのノ
母ルスの立ち下がりで一定幅のリセット・クルスＲ８Ｐ
全出力し、これを垂直カウンタ３３のリセット端子に
加える。垂直カウンタ３３は、リセットパルスＲ８Ｐが
与えられてから、一定幅の垂直同期パルスｖｐ’ｌ出力
端子３３ａに出力する。
、前記ｎ分周器３１からの２ｈｔのパルスが与えられる
。リセッ） ノ４ルス成形回路３５は、ダート回路０１
２〜Ｇ２１により構成されている。そして、垂直同期検
出Ａ？ルスＶＤＰが立ち上がってから最初の２ｆＨのノ
母ルスの立ち下がりで一定幅のリセット・クルスＲ８Ｐ
全出力し、これを垂直カウンタ３３のリセット端子に
加える。垂直カウンタ３３は、リセットパルスＲ８Ｐが
与えられてから、一定幅の垂直同期パルスｖｐ’ｌ出力
端子３３ａに出力する。
ここで、垂直カウンタ３３には、水平同期処理マスク回
路３６が接続される。水平同期処理マスク回路３６は、
垂直カウンタ３３のフリッｆ７０ッグ回路ＦＦ２．ＦＦ
４及びダート回路Ｇ２、フリッｆ ７０ツブ回路ＦＦ９
の出力を入力とし、垂直同期信号期間Ｔ２及びこれに前
後した等価パルス期間ＴＩに、マスクツやルスＭＫＰ′
ｆｒ発生スる。（第６図参照）垂直同期処理マスク回路
３６Ｊｄ、ダート回路０２２〜Ｇ２５により構成され、
その出力マスクパルスＭＫＰは、位相検波回路３７の動
作停止制御端子３７ｈに与えられるＯ 位相検波回路３７け、入力端子３７ｂに複合同期信号Ｃ
８、入力端子３７ｅにフライパックノやルスを成形した
のこぎり波信号ＳＡＷが入力され、出力端子３ｒｄには
、再入力信号の位相差に比例した制御信号ＳＧＮ ’ｅ
ｆｆｌ力する。位相検波回路３２は、エミッタが共通
に定電流源ｉｚｚに接続されたトランジスタＱｌｌ、Ｑ
１２゜ＱｌＢを有し、トランジスタＱ１３のペースに前
記複合同期信号Ｃ８が与えられ、トランジスタＱ１２の
ペースに前記マスクパルスＭＫＰが与えられる。また、
トランジスタＱｌｌのペースには、バイアス電源Ｅ１１
が接続される。トランジスタＱ１２．ＱＩ３のコレクタ
は電源ｖｃｃに接続され、トランジスタＱｌｌのコレク
タはトランジスタＱ１４．Ｑ１５の共通エミッタに接続
されている。トランジスタＱ１４．Ｑ１５ペースは、そ
れぞれ抵抗Ｒ１１，Ｒ１２￥を介してバイアス電源Ｅ１
２に接続され、またトランジスタＱＪ４のペースには、
前記のこぎり波信号ＳＡＷが与えられる。トランジスタ
Ｑｌｌ〜ＱＪ５は掛算器を構成し、トランジスタＱ１５
のコレクタは、出力端子３７．ｄに接続されるとともに
、トランジスタＱ１Ｂのコレクタに接続されている。ま
たトランジスタＱ１４のコレクタは、トランジスタＱ１
７のコレクタ及びトランジスタＱ１６のペースに接続さ
れている。トランジスタＱ１６．Ｑ１１．Ｑ１８は、負
荷回路全形成するもので、トランジスタＱ１６のコレク
タは接地され、エミッタは、抵抗Ｒ１３を介してトラン
ジスタＱ１７．Ｑ１Ｂのペースに接続され、さらに抵抗
Ｒ１４を介して電源ｖｃｃに接続されている。トランジ
スタＱ １，７ 、ＱｌＢのエミッタは、抵抗Ｒ１５、
Ｒ１６をそれぞれ介して電源ｖｃｃに接続されている。
路３６が接続される。水平同期処理マスク回路３６は、
垂直カウンタ３３のフリッｆ７０ッグ回路ＦＦ２．ＦＦ
４及びダート回路Ｇ２、フリッｆ ７０ツブ回路ＦＦ９
の出力を入力とし、垂直同期信号期間Ｔ２及びこれに前
後した等価パルス期間ＴＩに、マスクツやルスＭＫＰ′
ｆｒ発生スる。（第６図参照）垂直同期処理マスク回路
３６Ｊｄ、ダート回路０２２〜Ｇ２５により構成され、
その出力マスクパルスＭＫＰは、位相検波回路３７の動
作停止制御端子３７ｈに与えられるＯ 位相検波回路３７け、入力端子３７ｂに複合同期信号Ｃ
８、入力端子３７ｅにフライパックノやルスを成形した
のこぎり波信号ＳＡＷが入力され、出力端子３ｒｄには
、再入力信号の位相差に比例した制御信号ＳＧＮ ’ｅ
ｆｆｌ力する。位相検波回路３２は、エミッタが共通
に定電流源ｉｚｚに接続されたトランジスタＱｌｌ、Ｑ
１２゜ＱｌＢを有し、トランジスタＱ１３のペースに前
記複合同期信号Ｃ８が与えられ、トランジスタＱ１２の
ペースに前記マスクパルスＭＫＰが与えられる。また、
トランジスタＱｌｌのペースには、バイアス電源Ｅ１１
が接続される。トランジスタＱ１２．ＱＩ３のコレクタ
は電源ｖｃｃに接続され、トランジスタＱｌｌのコレク
タはトランジスタＱ１４．Ｑ１５の共通エミッタに接続
されている。トランジスタＱ１４．Ｑ１５ペースは、そ
れぞれ抵抗Ｒ１１，Ｒ１２￥を介してバイアス電源Ｅ１
２に接続され、またトランジスタＱＪ４のペースには、
前記のこぎり波信号ＳＡＷが与えられる。トランジスタ
Ｑｌｌ〜ＱＪ５は掛算器を構成し、トランジスタＱ１５
のコレクタは、出力端子３７．ｄに接続されるとともに
、トランジスタＱ１Ｂのコレクタに接続されている。ま
たトランジスタＱ１４のコレクタは、トランジスタＱ１
７のコレクタ及びトランジスタＱ１６のペースに接続さ
れている。トランジスタＱ１６．Ｑ１１．Ｑ１８は、負
荷回路全形成するもので、トランジスタＱ１６のコレク
タは接地され、エミッタは、抵抗Ｒ１３を介してトラン
ジスタＱ１７．Ｑ１Ｂのペースに接続され、さらに抵抗
Ｒ１４を介して電源ｖｃｃに接続されている。トランジ
スタＱ １，７ 、ＱｌＢのエミッタは、抵抗Ｒ１５、
Ｒ１６をそれぞれ介して電源ｖｃｃに接続されている。
この発明の一実施例は上記したように構成され、複合同
期信号Ｃ８、垂直検出ノ４ルスＶＤＰ、垂直同期パルス
ｖＰ、マスクパルスＭＫＰ 、位相検波信号ＰＤＳの関
係は、第６図に示すようになる。即ち、本システムの場
合は、マスクツぐルスＭＫＰがあるために、この期間（
例えば２５７番目〜０番目〜６番目の水平期間）は、位
相検波回路３７の動作が停止する。従って、従来の如く
、等価ｉ４ルスとか垂直同期信号に位相同期させるよう
な誤った検波信号を出力することがない。即ち、従来は
、等価パルス及び垂直同期信号期間で、偶数フィールド
、奇数フィールド間で位相検波出力が逆電圧方向に変動
していたが、本システムによるとこのような変動が防止
される。この結果、垂直同期ｉ４ルスの立ち上がりは、
常に一定位相となり、完全インターレース動作を正確に
得られる。
期信号Ｃ８、垂直検出ノ４ルスＶＤＰ、垂直同期パルス
ｖＰ、マスクパルスＭＫＰ 、位相検波信号ＰＤＳの関
係は、第６図に示すようになる。即ち、本システムの場
合は、マスクツぐルスＭＫＰがあるために、この期間（
例えば２５７番目〜０番目〜６番目の水平期間）は、位
相検波回路３７の動作が停止する。従って、従来の如く
、等価ｉ４ルスとか垂直同期信号に位相同期させるよう
な誤った検波信号を出力することがない。即ち、従来は
、等価パルス及び垂直同期信号期間で、偶数フィールド
、奇数フィールド間で位相検波出力が逆電圧方向に変動
していたが、本システムによるとこのような変動が防止
される。この結果、垂直同期ｉ４ルスの立ち上がりは、
常に一定位相となり、完全インターレース動作を正確に
得られる。
この発明は上記実施例に限定されるものではなく、更に
、第７図に示すように、垂直自由発振検出回路４０を付
加して機能を充実させてもよい。垂直自由発振検出回路
４０には、入力端子４０ｈにリセットパルスＲ８Ｐ 、
入力端子４０ ｂに垂直同期信号、入力端子４θＣに垂
直同期検出パルスｖＰが与えられる。この検出回路４０
は、ダート回路０３１〜Ｇ３Ｂにより構成されている。
、第７図に示すように、垂直自由発振検出回路４０を付
加して機能を充実させてもよい。垂直自由発振検出回路
４０には、入力端子４０ｈにリセットパルスＲ８Ｐ 、
入力端子４０ ｂに垂直同期信号、入力端子４θＣに垂
直同期検出パルスｖＰが与えられる。この検出回路４０
は、ダート回路０３１〜Ｇ３Ｂにより構成されている。
この垂直同期検出回路４０は、チャンネル切換時などの
垂直同期信号が存在しない期間は、マスクツ千ルスＭＫ
Ｐが出力されないようにし、水平同期引き込み速度を早
くする回路であるＯ 即ち、先の実施例では、テレビジョン受像機のチャンネ
ル切換時などの垂直同期信号が存在しない期簡にも、マ
スクパルスＭＫＰが得られ、２５７番目〜２８８番目、
０番目〜６番目の水平走査期間（０番目は垂直同期ノク
ルスの立ち上がり）に位相検波回路３７の動作が停止さ
れる。
垂直同期信号が存在しない期間は、マスクツ千ルスＭＫ
Ｐが出力されないようにし、水平同期引き込み速度を早
くする回路であるＯ 即ち、先の実施例では、テレビジョン受像機のチャンネ
ル切換時などの垂直同期信号が存在しない期簡にも、マ
スクパルスＭＫＰが得られ、２５７番目〜２８８番目、
０番目〜６番目の水平走査期間（０番目は垂直同期ノク
ルスの立ち上がり）に位相検波回路３７の動作が停止さ
れる。
この期間は、水平自動周波コントロールルーズの水平引
き込みスピードが遅くなる。このような場合、画面上で
は、いわゆる水平向がりが生じる。従って、垂直自由発
振状態、つまり、垂直同期パルスｖｐが垂直同期信号と
非同期状態である場合は、マスクツやルスＭＫＰをオフ
した方が良い。このため、垂直カウンタ３３が垂直同期
信号によりリセットされているときは、つまり垂直同期
信号により垂直同期がかかつているときは、垂直同期パ
ルスｖＰ期間にリセツ）パルスＲ８Ｐが存在することを
利用し、この状態では、マスクパルスＭＫＰに対して無
影響状態とし、垂直同期／ｆルスｖＰ期間以外にリセッ
トパルスＲ８Ｐが出力されると、これは垂直自由発振状
態であるものとみなす。垂直自由発振状態にあるときは
、ダート回路３５から、マスクパルスＭＫＰに同期して
、これとは逆極性の打消しパルスが得られる。従って、
垂直自由発振状態のときは、位相検波回路３７は、その
動作を停止されることなく動作し、水平引き込み動作が
迅速に得られることになる。
き込みスピードが遅くなる。このような場合、画面上で
は、いわゆる水平向がりが生じる。従って、垂直自由発
振状態、つまり、垂直同期パルスｖｐが垂直同期信号と
非同期状態である場合は、マスクツやルスＭＫＰをオフ
した方が良い。このため、垂直カウンタ３３が垂直同期
信号によりリセットされているときは、つまり垂直同期
信号により垂直同期がかかつているときは、垂直同期パ
ルスｖＰ期間にリセツ）パルスＲ８Ｐが存在することを
利用し、この状態では、マスクパルスＭＫＰに対して無
影響状態とし、垂直同期／ｆルスｖＰ期間以外にリセッ
トパルスＲ８Ｐが出力されると、これは垂直自由発振状
態であるものとみなす。垂直自由発振状態にあるときは
、ダート回路３５から、マスクパルスＭＫＰに同期して
、これとは逆極性の打消しパルスが得られる。従って、
垂直自由発振状態のときは、位相検波回路３７は、その
動作を停止されることなく動作し、水平引き込み動作が
迅速に得られることになる。
上記したように本発明は、カウントダウン方式の同期再
生において、垂直同期信号及び等価パルス期間にＡＦＣ
ループ内の位相検波回路出力が変動して垂直同期パルス
の立ち上が沙位相がずれるのを抑え得る同期信号再生回
路を提供することができる。
生において、垂直同期信号及び等価パルス期間にＡＦＣ
ループ内の位相検波回路出力が変動して垂直同期パルス
の立ち上が沙位相がずれるのを抑え得る同期信号再生回
路を提供することができる。
第１図は従来の同期信号再生回路全示す構成説明図、第
２図は第１図のリセットノクルス成形回路の動作説明図
、第３図は第１図の位相検波回路を示す回路図１、第４
図は第１図の同期信号再生回路の各部用力信号波形図、
第５図はこの発明の一実施例全示す構成説明図、第６図
はこの発明の詳細な説明するのに示した信号波形図、第
７図はこの発明の他の実施例全示す構成説明図である。 ３ノ・・・１分周器、３２・・・−分周器、３３・・・
垂６２ 直カウンタ、３４・・・垂直同期検出回路、３５・・・
リセットノクルス成形回路、３６・・・水平同期処理マ
スク回路、３７・・・位相検波回路、４０．・・・垂直
自由発振検出回路。 第１図 第２図 ノ１６ 第３図
２図は第１図のリセットノクルス成形回路の動作説明図
、第３図は第１図の位相検波回路を示す回路図１、第４
図は第１図の同期信号再生回路の各部用力信号波形図、
第５図はこの発明の一実施例全示す構成説明図、第６図
はこの発明の詳細な説明するのに示した信号波形図、第
７図はこの発明の他の実施例全示す構成説明図である。 ３ノ・・・１分周器、３２・・・−分周器、３３・・・
垂６２ 直カウンタ、３４・・・垂直同期検出回路、３５・・・
リセットノクルス成形回路、３６・・・水平同期処理マ
スク回路、３７・・・位相検波回路、４０．・・・垂直
自由発振検出回路。 第１図 第２図 ノ１６ 第３図
Claims (2)
- （１）電圧制御発振器と、この電圧制御発振器の発振出
力を分周する第１の分周器と、前記第１０分周器の出力
をさらに分周して水平同期ノぐルス全発生する第２０分
周器と、前記第１の分周器の出力全分周する垂直カウン
タを含み垂直同期・ぐルスを発生する垂直同期ノ（ルス
発生手段と、前記水平同期）４ルスに関連して発生する
フライバックパルスを変換して得られたのこぎり波信号
と、複合同期信号が入力され、両人力信号の位相検波出
力をフィルタを通して前記電圧制御発振器の制御端子に
印加する位相検波回路を具備したカウントダウン方式の
同期再生回路において、 前記垂直カウンタのカウント出力を用いテ前記複合同期
信号内の垂直同期信号及び等価パルス期間に前記位相検
波回路の検波動作を俸「ト大せるためのマスクツやルス
を発生する垂直同期処理マスク手段全備えたことを特徴
とする同期再生回路。 - （２）前記垂直同期処理マスク手段は、前記垂直同期・
ぐルス発生手段内の前記垂直カウンタに対するリセット
ノクルスと、複合同期信号より分離された垂直同期信号
とが非同期状態であるときに前記マスク・４′ルスの出
方を停止する垂直同期検出回路を備えたことを特徴とす
る特許請求の範囲第１項記載の同期信号再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18284983A JPS6074877A (ja) | 1983-09-30 | 1983-09-30 | 同期信号再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18284983A JPS6074877A (ja) | 1983-09-30 | 1983-09-30 | 同期信号再生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074877A true JPS6074877A (ja) | 1985-04-27 |
Family
ID=16125532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18284983A Pending JPS6074877A (ja) | 1983-09-30 | 1983-09-30 | 同期信号再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074877A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752266A (en) * | 1980-09-12 | 1982-03-27 | Sanyo Electric Co Ltd | Picture stabilizing circuit of television set |
| JPS5752267A (en) * | 1980-09-12 | 1982-03-27 | Sanyo Electric Co Ltd | Synchronizing lead-in frequency switching circuit |
-
1983
- 1983-09-30 JP JP18284983A patent/JPS6074877A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5752266A (en) * | 1980-09-12 | 1982-03-27 | Sanyo Electric Co Ltd | Picture stabilizing circuit of television set |
| JPS5752267A (en) * | 1980-09-12 | 1982-03-27 | Sanyo Electric Co Ltd | Synchronizing lead-in frequency switching circuit |
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