JPS6076166A - Semiconductor device and manufacture thereof - Google Patents
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、バイポーラトランジスタを含む半導体装置
およびその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (a) Industrial Application Field The present invention relates to a semiconductor device including a bipolar transistor and a method for manufacturing the same.
（ロ）従来技術
バイポーラ半導体装置の高速化を図るために、種々の手
段が提案実施されている。(b) Prior Art Various means have been proposed and implemented in order to increase the speed of bipolar semiconductor devices.
以下、三つの例について説明する。Three examples will be explained below.
■ 一つの例は、２Ｊｆｆｌの多結晶シリコンを使って
、各コンタクトを自己整合により形成し、かつ、浅いベ
ース接合としたバイポーラ半導体装置である。(2) One example is a bipolar semiconductor device in which each contact is formed by self-alignment using 2Jffl polycrystalline silicon and has a shallow base junction.
■もう一つの（列としては、１回のホトプロセスでＮＰ
Ｎ トランジスタの活性領域と、それから取り出すベー
ス電極部を形成したものと、エミッタおよびＰ十ベース
両電極を幅ザブミクロンで自己整合を用いて分離したこ
とを特徴とするバイポーラ半導体装置である。■Another (as a column, NP can be achieved with one photo process)
This is a bipolar semiconductor device characterized in that an active region of an N transistor and a base electrode portion taken out from the active region are formed, and both an emitter and a P+ base electrode are separated by a width of submicron using self-alignment.
■ さらにもうひとつの例としては、窒化珪素膜を用い
て各コンタクトを自己整合により形成したことを特徴と
するバイポーラ半導体装置がある。(2) Yet another example is a bipolar semiconductor device characterized in that each contact is formed by self-alignment using a silicon nitride film.
しかしながら、上述の手段には下記するような欠点があ
る。However, the above-mentioned means have the following drawbacks.
■のちのは、エミッタが高濃度の外部ベース（ＩＥＸＴ
ＲＩＮｓＩｃ ＢＡＳＥ）領域に接触するため、エミッ
ターベース接合容醗ＣＥ口が大きくなる。■Later, the emitter was based on a highly concentrated external base (IEXT).
Since it contacts the RINsIcBASE) region, the emitter base junction capacitor CE opening becomes larger.
■のものは、Ｐ”／Ｐ＋／Ｐで構成されたベース領域の
Ｐ＋の幅が７ライメントのズレにより影響を受ける結果
、前記ＣＥｔｌおよびベース拡がり抵抗ｒロロ・が変動
する。In the case of (2), the width of P+ in the base region composed of P''/P+/P is affected by a deviation of 7 alignments, and as a result, the above-mentioned CEtl and the base spreading resistance rrollo vary.
■のバイポーラ半導体装置は、ベース領域がＰ＋＋／Ｐ
で構成されるが、エミッタと前記Ｐ＋十との間のＰ領域
が広く、前記ｒｌｌＢ・が大きくなる。■The bipolar semiconductor device has a base region of P++/P
However, the P region between the emitter and the above-mentioned P+10 is wide, and the above-mentioned rllB· becomes large.
このような、Ｃ印およびｒａｎ・の増大などは、半導体
装置の高速化を妨げる要因となる。Such an increase in the C mark and ran.multidot. is a factor that hinders the speeding up of semiconductor devices.
（ハ）目的
この発明は、エミッターベース接合容量ＣＥＢおよびベ
ース拡がり抵抗ｒ８Ｂ・を小さく抑え、動作の高速化を
図った半導体装置およびその製造方法を提供することを
目的としている。(C) Objective The object of the present invention is to provide a semiconductor device and a method for manufacturing the same in which the emitter-base junction capacitance CEB and the base spreading resistance r8B are kept small and the operation speed is increased.
（ニ）構成
第１の発明に係る半導体装置は、バイポーラトランジス
タを含む半導体装置であって、低濃度不純物層である内
部ベース層と、エミツタ層とを高濃度不純物層である外
部ベー。ス屓に対して自己整合によって形成し、かつ、
このエミツタ層が前記外部ベース層に直接に接しないよ
うに内部ベース層と外部ベース層との間に中濃度不純物
層を形成したことを特徴としている。(D) Structure The semiconductor device according to the first invention is a semiconductor device including a bipolar transistor, in which the internal base layer is a lightly doped layer, and the emitter layer is an external base layer, which is a heavily doped layer. formed by self-alignment with respect to the scale, and
A feature is that a medium concentration impurity layer is formed between the internal base layer and the external base layer so that the emitter layer does not come into direct contact with the external base layer.
一方、第２の発明に係る半導体装置の製造方法は、バイ
ポーラトランジスタを含む半導体装置の製造方法であっ
て、Ｉ・ランジスタ領域に関連して外部ベース層を形成
する工程と、少なくとも外部ベースを除外したトランジ
スタ領域を除く半導体基板表面に選択酸化膜を形成する
工程と、選択酸化膜が形成された半導体基板に内部ベー
ス層を形成すべき不純物イオンを打ち込む工程と、前記
イオン打ち込みされた半導体基板のトランジスタ領域に
エミツタ層を形成ずべき不純物が添加された多結晶シリ
コン層を形成する工程と、前記不純物添加多結晶シリコ
ン層が形成された半導体基板を熱処理することによって
エミツタ層を形成するとともに、外部ベース層の横拡が
りを利用して、内部ベース層と外部ベース層との間に中
濃度不純物層を形成する工程を具備したことを特徴とし
ている。On the other hand, a method of manufacturing a semiconductor device according to a second invention is a method of manufacturing a semiconductor device including a bipolar transistor, and includes a step of forming an external base layer in relation to an I transistor region and excluding at least the external base. a step of forming a selective oxide film on the surface of the semiconductor substrate except for the transistor region where the selective oxide film is formed; a step of implanting impurity ions to form an internal base layer into the semiconductor substrate on which the selective oxide film is formed; An emitter layer is formed by forming a polycrystalline silicon layer doped with impurities that should form an emitter layer in the transistor region, and heat-treating the semiconductor substrate on which the impurity-doped polycrystalline silicon layer is formed. It is characterized by comprising a step of forming a medium concentration impurity layer between the internal base layer and the external base layer by utilizing the lateral expansion of the base layer.
（ボ）実施例
第１図は第１の発明に係る半導体装置の１実施例の構造
を略示した断面図である。(B) Embodiment FIG. 1 is a sectional view schematically showing the structure of an embodiment of a semiconductor device according to the first invention.
同図において、ｌはＰ型のシリコン基板よりなる半導体
系板、２はＮ生埋め込み拡散層、３はＮ型のコレクタ層
、４は半導体基板１に形成された各素子を分離１′るた
めのＰ生型の分離拡散層、５はＮ中型のコレクタ・ウオ
ールである。In the figure, l is a semiconductor substrate made of a P-type silicon substrate, 2 is an N-type buried diffusion layer, 3 is an N-type collector layer, and 4 is for separating each element formed on the semiconductor substrate 1. 5 is a P-type separation diffusion layer, and 5 is an N medium-sized collector wall.
６はＰ＋十型の外部ベース層である。この外部ベース層
６はＰ＋ｉ８を介してＰ型の内部ベース層（ＩＮＴＩＩ
ＩＮＳＩＣＢＡＳＥ）に接続している。９はＮ中型のエ
ミッタ層でである。前記内部ベース層７及びエミツタ層
９は、外部ベース層に対して自己整合により形成される
。特に、エミツタ層９は、高濃度不純物層である外部ベ
ース層６に直接に接していない。6 is a P+10-shaped external base layer. This external base layer 6 is connected to a P-type internal base layer (INTII
INSICBASE). 9 is an N medium emitter layer. The internal base layer 7 and emitter layer 9 are formed in self-alignment with respect to the external base layer. In particular, the emitter layer 9 is not in direct contact with the external base layer 6, which is a highly doped layer.
ここで、エミツタ層９、内部ベース層７及びコレクタ層
３が積層している領域（図示Ａの領域）をトランジスタ
領域と呼ふ・
１０は少なくとも前記外部ベースを除外したトランジス
タ領域を除く基板表面に形成される選択酸化膜である。Here, the region in which the emitter layer 9, the internal base layer 7, and the collector layer 3 are laminated (region A in the figure) is called a transistor region. 10 is a region on the substrate surface excluding at least the transistor region excluding the external base. This is a selective oxide film formed.
選択酸化膜ｌＯがトランジスタ領域と接する縁部は、い
わゆるバーズ・ピーク（ｂｉｒｄ’ｓ ｂｅａｋ ）を
形成している。１１はエミツタ層９を形成するためにＮ
型不純物を添加して被着された多結晶シリコン層、１２
ば多結晶シリコン層１１の表面に形成されたシリコン酸
化膜である。The edge where the selective oxide film IO contacts the transistor region forms a so-called bird's peak. 11 is N to form the emitter layer 9.
polycrystalline silicon layer deposited with type impurities, 12
For example, it is a silicon oxide film formed on the surface of the polycrystalline silicon layer 11.
なお、第１図では省略しているが、コレクタウオール屓
５、外部ベース層６及びエミツタ層９に接続する多結晶
シリコン層１１には、アルミニウムなどの電極がそれぞ
れ接続形成されるのは勿論である。Although not shown in FIG. 1, it goes without saying that electrodes made of aluminum or the like are connected to the polycrystalline silicon layer 11 connected to the collector layer 5, the external base layer 6, and the emitter layer 9, respectively. be.
次に、第１図に示した半導体装置の製造方法について説
明する。Next, a method for manufacturing the semiconductor device shown in FIG. 1 will be described.
第２図は第２の発明に係る製造方法の１実施例を示ず説
明図である。同図において、第１図と同一部分は同一符
号で示している。FIG. 2 is an explanatory diagram that does not show one embodiment of the manufacturing method according to the second invention. In this figure, the same parts as in FIG. 1 are indicated by the same reference numerals.
ｔａ＋ ｌ’）型の半導体基板ｌの所定位置にＮ生埋め
込み拡散層２を形成し、さらに、その基板表面にＮ型の
エピタキシャル層を成長させる。このエピタキシャル層
は分離拡散層４によって各素子ごとに分離される結果、
Ｎ型のコレクタ層３が形成される。An N-type buried diffusion layer 2 is formed at a predetermined position of a (ta+l') type semiconductor substrate l, and an N type epitaxial layer is further grown on the surface of the substrate. As a result of this epitaxial layer being separated into each element by the isolation diffusion layer 4,
An N-type collector layer 3 is formed.
また、コレクタの直列抵抗を下げるなどのために、コレ
クタ層３にはＮ÷型のコレクタ・ウオールが形成される
。なお、同図２１は基板表面に形成されるシリコン酸化
膜である。Further, in order to reduce the series resistance of the collector, an N÷ type collector wall is formed in the collector layer 3. Note that FIG. 21 shows a silicon oxide film formed on the surface of the substrate.
（ｂ）次に、シリコン酸化膜２１を除去し、Ｓｉ３ Ｎ
４模２２を形成する。このとき、Ｓｉ３ Ｎ ４膜２
２と半導体基板ｌの何には、両者の熱膨張係数の差を緩
和するために、パッド・シリコン酸化膜２３を介在させ
る。(b) Next, the silicon oxide film 21 is removed and Si3N
Form 4 patterns 22. At this time, the Si3N4 film 2
A pad silicon oxide film 23 is interposed between the semiconductor substrate 2 and the semiconductor substrate 1 in order to alleviate the difference in thermal expansion coefficients between the two.
（Ｃ）トランジスタ領域上のＳｉ３ Ｎ ４膜２２１を
残し、他のＳｉ３Ｎ ｓ膜を選択除去する。(C) The Si3N4 film 221 on the transistor region is left and the other Si3Ns film is selectively removed.
＋ｄ）外部ベース層を形成する部分以外をホトレジスト
２４で覆う。その上から、Ｐ型不純物であるボロンをイ
オン打ち込みする。+d) Cover with photoresist 24 except for the portion that will form the external base layer. Boron, which is a P-type impurity, is ion-implanted from above.
（ｅｌボトレジスト２４を除去した後、熱処理すること
により、選択酸化膜１０および、Ｐ１＋型の外部ベース
層６が形成される。Ｓｉ３Ｎ ４膜２２の縁部は盛り上
がり、その下方には選択酸化によるバーズ・ビーク２５
が形成される。(After removing the EL bottom resist 24, a heat treatment is performed to form a selective oxide film 10 and a P1+ type external base layer 6.・Beak 25
is formed.
（ｆ）Ｓｉａ Ｎ ４膜２２°を除去した後、基板表面
にボロンをイオン打ち込みする。選択酸化膜１０はｌ・
ランジスタ領域のバンド・シリコン酸化膜２３゜に比較
して厚いから、トランジスタ領域の内部ベースが形成さ
れるバンドシリコン酸化膜２３′の下にボロン・イオン
が到達する。(f) After removing 22° of the Sia N 4 film, boron ions are implanted into the substrate surface. The selective oxide film 10 is l.
Since it is thicker than the band silicon oxide film 23' in the transistor region, boron ions reach beneath the band silicon oxide film 23' where the internal base of the transistor region is formed.
この時、バーズビーク部の酸化膜に応じてボロンイオン
が酸化膜を突き抜りて行き、ハンドシリコン酸化賎０１
ｓ分より若干広めにボロンイオンはシリコン中に到達す
る。At this time, boron ions penetrate the oxide film according to the oxide film in the bird's beak area, and the hand silicon oxide film 01
The boron ions reach the silicon a little later than s minutes.
（８１次に、トランジスタ領域のパッド・シリコン股２
３°を除去した後、エミツタ層を形成すべきＮ型不純物
が添加された多結晶シリコン股２６が形成される。(81 Next, the pad silicon crotch 2 of the transistor area
After removing 3°, a polycrystalline silicon crotch 26 doped with N-type impurities is formed to form an emitter layer.
＋ＩＩ） ）ランジスク領域以外の多結晶シリコン膜を
選択除去した後、熱処理を行う。これにより、エミツタ
層９′および内部ベース層７が形成される。また、この
熱処理により外部ベース領域層が横に広がる結果、１）
型の内部ベース層７とＰ＋十型の外部ベース層６との間
に、前記両層の中間不純物濃度を有したＰ”Ｊ丙Ｂが自
動的に形成される。さらに、トランジスタ領域上の多結
晶シリコン層１１の表面にシリコン酸化膜１２が形成さ
れる。+II)) After selectively removing the polycrystalline silicon film other than the Randisk region, heat treatment is performed. As a result, emitter layer 9' and internal base layer 7 are formed. In addition, as a result of this heat treatment, the external base region layer spreads laterally, 1)
A P''J 縙B having an intermediate impurity concentration between the two layers is automatically formed between the P+ type internal base layer 7 and the P+ type external base layer 6. A silicon oxide film 12 is formed on the surface of the crystalline silicon layer 11.
以下、通宙の半導体装置の製造方法と同様に、電極など
が形成される。Thereafter, electrodes and the like are formed in the same manner as in the method for manufacturing a semiconductor device through the air.
（へ）効果
この発明によれば、エミツタ層が高不純物濃度の外部ベ
ース層に直接に接しない。また、内部ベース層とエミツ
タ層とが高不純物濃度の外部ベース層に対して、自己整
合で形成されるから、トランジスタの構造を微細かつ高
精度にすることできる。したがって、この発明によれば
、エミッターベース接合容量ＣＥＢを小さく、しかも、
そのバラツキ少なくすることができる。(f) Effects According to the present invention, the emitter layer does not directly contact the external base layer having a high impurity concentration. Further, since the internal base layer and the emitter layer are formed in self-alignment with respect to the highly impurity-concentrated external base layer, the structure of the transistor can be made fine and highly accurate. Therefore, according to the present invention, the emitter-base junction capacitance CEB can be reduced, and
This variation can be reduced.
また、上述した自己整合により、エミツタ層から外部ベ
ース層までの距離は精度よく短くすることができ、しか
も、エミツタ層と外部ベース層との間に介在する中濃度
のベース層を小さく制御することができるのでベース拡
がり抵抗ｒｕｎ・を小さく、しかも、そのバラツキを少
な（することができる。Furthermore, due to the above-mentioned self-alignment, the distance from the emitter layer to the external base layer can be shortened with high precision, and the medium concentration base layer interposed between the emitter layer and the external base layer can be controlled to be small. As a result, the base spreading resistance run can be made small, and its variation can be reduced.
以上のことから、第１の発明に係る半導体装置によれば
、バイポーラトランジスタを含む半導体装置の動作の高
速化を図ることができる。From the above, according to the semiconductor device according to the first aspect of the invention, the operation speed of the semiconductor device including a bipolar transistor can be increased.
また、エミツタ層と高不純物濃度の外部ベース層が直接
に接しないことから、この発明に係る半導体装置は結晶
欠陥が発生し難い。そのため、結晶欠陥に起因するノイ
ズを防止できるという別異の効果をも奏する。Furthermore, since the emitter layer and the highly impurity-concentrated external base layer are not in direct contact with each other, crystal defects are less likely to occur in the semiconductor device according to the present invention. Therefore, it also has the unique effect of being able to prevent noise caused by crystal defects.
一方、第２の発明にかかる製造方法によれば、外部ベー
ス層と内部ベース層に介在する中不純物濃度のベース層
を、外部ベース層の拡散横拡がりおよび選択酸化膜のバ
ーズビーク領域の酸化膜に応じての内部ベース層の拡が
りで自動的に、しかも微細に形成することができる。し
たがって、第２の発明によれば前記第１の発明に係る半
導体装置を容易に実現することができる。On the other hand, according to the manufacturing method according to the second invention, the base layer with medium impurity concentration interposed between the external base layer and the internal base layer is formed into the oxide film in the diffusion lateral spread of the external base layer and the bird's beak region of the selective oxide film. By expanding the internal base layer accordingly, it can be formed automatically and finely. Therefore, according to the second invention, the semiconductor device according to the first invention can be easily realized.
第１図は第１の発明に係る半導体装置の１実施例の構造
を略示した断面図、第２図は第２の発明に係る製造方法
の１実施例を示す説明図である。
■・・・半導体栽板、３・・・コレクタ旧、６・・・外
部ベース層、７・・・内部ベース層、８・・ ・Ｐ十旧
、９・ ・・エミツタ層、１０・ ・・選択酸化膜、１
１・・・多結晶シリコン層、２２．２２′・・・Ｓｔａ
Ｎ ４１Ｌ
特許出願人 ローム株式会社
代理人 弁理士 大 西 孝 冶
第２図
＜ａ＞
（ｂ）
＜、ｃ＞
（（す
Ｃｅ）
（ｆ）FIG. 1 is a sectional view schematically showing the structure of an embodiment of a semiconductor device according to the first invention, and FIG. 2 is an explanatory diagram showing an embodiment of the manufacturing method according to the second invention. ■... Semiconductor planting board, 3... Old collector, 6... External base layer, 7... Internal base layer, 8... ・P10 old, 9... Emitter layer, 10... Selective oxide film, 1
1... Polycrystalline silicon layer, 22.22'... Sta
N 41L Patent Applicant ROHM Co., Ltd. Agent Patent Attorney Takaharu Ohnishi Figure 2 <a> (b) <, c> ((suCe) (f)
Claims (3)
て、低濃度不純物層である内部ベース層と、エミツタ層
とを高濃度不純物層である外部ベース層に対して自己整
合によって形成し、かつ、このエミツタ層が前記外部ベ
ース層に直接に接しないように内部ベース層と外部ベー
ス層との間に中濃度不純物層を形成したことを特徴とす
る半導体装置。(1) In a semiconductor device including a bipolar transistor, an internal base layer, which is a lightly doped impurity layer, and an emitter layer are formed by self-alignment with an external base layer, which is a highly doped impurity layer, and this emitter layer is A semiconductor device characterized in that a medium concentration impurity layer is formed between an internal base layer and an external base layer so as not to be in direct contact with the external base layer.
面に形成されたものであることを特徴とする特許請求の
範囲第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the medium concentration impurity layer is formed on the lower surface of a bird's beak-shaped insulator.
方法において、 トランジスタ領域に関連して外部ベース層を形成する工
程と、 少なくとも外部ベースを除外したトランジスタ領域を除
く半導体基板表面に選択酸化膜を形成する工程と、 選択酸化膜が形成された半導体基板に内部ベース層を形
成すべき不純物イオンを打ち込む工程と、前記イオン打
ち込みされた半導体基板のトランジスタ領域にエミツタ
層を形成すべき不純物が添加された多結晶シリコン層を
形成する工程と、前記不純物添加多結晶シリコン層が形
成された半導体基板を熱処理することによってエミツタ
層を形成するとともに、外部ベース層の横拡がりを利用
して、内部ベース層と外部ベース層との間に中濃度不純
物層を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。 （３）前記選択酸化膜の一部にはバーズビークが形成さ
れていることを特徴とする特許請求の範囲第２項記載の
半導体装置の製造方法。(3) In a method of manufacturing a semiconductor device including a bipolar transistor, a step of forming an external base layer in relation to the transistor region, and a step of forming a selective oxide film on the surface of the semiconductor substrate excluding at least the transistor region excluding the external base. a step of implanting impurity ions to form an internal base layer into a semiconductor substrate on which a selective oxide film has been formed; and a step of implanting impurity-doped polycrystals to form an emitter layer into a transistor region of the ion-implanted semiconductor substrate. An emitter layer is formed by forming a silicon layer and heat treating the semiconductor substrate on which the impurity-doped polycrystalline silicon layer is formed. 1. A method of manufacturing a semiconductor device, comprising: forming a medium concentration impurity layer between the layers. (3) The method of manufacturing a semiconductor device according to claim 2, wherein a bird's beak is formed in a part of the selective oxide film.
Priority Applications (1)
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|---|---|---|---|
| JP58185326A JPS6076166A (en) | 1983-10-03 | 1983-10-03 | Semiconductor device and manufacture thereof |
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| JP58185326A JPS6076166A (en) | 1983-10-03 | 1983-10-03 | Semiconductor device and manufacture thereof |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076166A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293674A (en) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | Bipolar semiconductor device and its manufacturing method |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151570A (en) * | 1976-06-11 | 1977-12-16 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5835971A (en) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | Manufacturing method of semiconductor device |
| JPS5878457A (en) * | 1981-11-05 | 1983-05-12 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59217363A (en) * | 1983-05-25 | 1984-12-07 | Hitachi Ltd | Manufacture of bi-polar type semiconductor device |
| JPS6021568A (en) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | Manufacturing method of semiconductor device |
-
1983
- 1983-10-03 JP JP58185326A patent/JPS6076166A/en active Pending
Patent Citations (5)
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