JPS6076166A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6076166A JPS6076166A JP58185326A JP18532683A JPS6076166A JP S6076166 A JPS6076166 A JP S6076166A JP 58185326 A JP58185326 A JP 58185326A JP 18532683 A JP18532683 A JP 18532683A JP S6076166 A JPS6076166 A JP S6076166A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、バイポーラトランジスタを含む半導体装置
およびその製造方法に関する。
およびその製造方法に関する。
（ロ）従来技術
バイポーラ半導体装置の高速化を図るために、種々の手
段が提案実施されている。
段が提案実施されている。
以下、三つの例について説明する。
■ 一つの例は、２Ｊｆｆｌの多結晶シリコンを使って
、各コンタクトを自己整合により形成し、かつ、浅いベ
ース接合としたバイポーラ半導体装置である。
、各コンタクトを自己整合により形成し、かつ、浅いベ
ース接合としたバイポーラ半導体装置である。
■もう一つの（列としては、１回のホトプロセスでＮＰ
Ｎ トランジスタの活性領域と、それから取り出すベー
ス電極部を形成したものと、エミッタおよびＰ十ベース
両電極を幅ザブミクロンで自己整合を用いて分離したこ
とを特徴とするバイポーラ半導体装置である。
Ｎ トランジスタの活性領域と、それから取り出すベー
ス電極部を形成したものと、エミッタおよびＰ十ベース
両電極を幅ザブミクロンで自己整合を用いて分離したこ
とを特徴とするバイポーラ半導体装置である。
■ さらにもうひとつの例としては、窒化珪素膜を用い
て各コンタクトを自己整合により形成したことを特徴と
するバイポーラ半導体装置がある。
て各コンタクトを自己整合により形成したことを特徴と
するバイポーラ半導体装置がある。
しかしながら、上述の手段には下記するような欠点があ
る。
る。
■のちのは、エミッタが高濃度の外部ベース（ＩＥＸＴ
ＲＩＮｓＩｃ ＢＡＳＥ）領域に接触するため、エミッ
ターベース接合容醗ＣＥ口が大きくなる。
ＲＩＮｓＩｃ ＢＡＳＥ）領域に接触するため、エミッ
ターベース接合容醗ＣＥ口が大きくなる。
■のものは、Ｐ”／Ｐ＋／Ｐで構成されたベース領域の
Ｐ＋の幅が７ライメントのズレにより影響を受ける結果
、前記ＣＥｔｌおよびベース拡がり抵抗ｒロロ・が変動
する。
Ｐ＋の幅が７ライメントのズレにより影響を受ける結果
、前記ＣＥｔｌおよびベース拡がり抵抗ｒロロ・が変動
する。
■のバイポーラ半導体装置は、ベース領域がＰ＋＋／Ｐ
で構成されるが、エミッタと前記Ｐ＋十との間のＰ領域
が広く、前記ｒｌｌＢ・が大きくなる。
で構成されるが、エミッタと前記Ｐ＋十との間のＰ領域
が広く、前記ｒｌｌＢ・が大きくなる。
このような、Ｃ印およびｒａｎ・の増大などは、半導体
装置の高速化を妨げる要因となる。
装置の高速化を妨げる要因となる。
（ハ）目的
この発明は、エミッターベース接合容量ＣＥＢおよびベ
ース拡がり抵抗ｒ８Ｂ・を小さく抑え、動作の高速化を
図った半導体装置およびその製造方法を提供することを
目的としている。
ース拡がり抵抗ｒ８Ｂ・を小さく抑え、動作の高速化を
図った半導体装置およびその製造方法を提供することを
目的としている。
（ニ）構成
第１の発明に係る半導体装置は、バイポーラトランジス
タを含む半導体装置であって、低濃度不純物層である内
部ベース層と、エミツタ層とを高濃度不純物層である外
部ベー。ス屓に対して自己整合によって形成し、かつ、
このエミツタ層が前記外部ベース層に直接に接しないよ
うに内部ベース層と外部ベース層との間に中濃度不純物
層を形成したことを特徴としている。
タを含む半導体装置であって、低濃度不純物層である内
部ベース層と、エミツタ層とを高濃度不純物層である外
部ベー。ス屓に対して自己整合によって形成し、かつ、
このエミツタ層が前記外部ベース層に直接に接しないよ
うに内部ベース層と外部ベース層との間に中濃度不純物
層を形成したことを特徴としている。
一方、第２の発明に係る半導体装置の製造方法は、バイ
ポーラトランジスタを含む半導体装置の製造方法であっ
て、Ｉ・ランジスタ領域に関連して外部ベース層を形成
する工程と、少なくとも外部ベースを除外したトランジ
スタ領域を除く半導体基板表面に選択酸化膜を形成する
工程と、選択酸化膜が形成された半導体基板に内部ベー
ス層を形成すべき不純物イオンを打ち込む工程と、前記
イオン打ち込みされた半導体基板のトランジスタ領域に
エミツタ層を形成ずべき不純物が添加された多結晶シリ
コン層を形成する工程と、前記不純物添加多結晶シリコ
ン層が形成された半導体基板を熱処理することによって
エミツタ層を形成するとともに、外部ベース層の横拡が
りを利用して、内部ベース層と外部ベース層との間に中
濃度不純物層を形成する工程を具備したことを特徴とし
ている。
ポーラトランジスタを含む半導体装置の製造方法であっ
て、Ｉ・ランジスタ領域に関連して外部ベース層を形成
する工程と、少なくとも外部ベースを除外したトランジ
スタ領域を除く半導体基板表面に選択酸化膜を形成する
工程と、選択酸化膜が形成された半導体基板に内部ベー
ス層を形成すべき不純物イオンを打ち込む工程と、前記
イオン打ち込みされた半導体基板のトランジスタ領域に
エミツタ層を形成ずべき不純物が添加された多結晶シリ
コン層を形成する工程と、前記不純物添加多結晶シリコ
ン層が形成された半導体基板を熱処理することによって
エミツタ層を形成するとともに、外部ベース層の横拡が
りを利用して、内部ベース層と外部ベース層との間に中
濃度不純物層を形成する工程を具備したことを特徴とし
ている。
（ボ）実施例
第１図は第１の発明に係る半導体装置の１実施例の構造
を略示した断面図である。
を略示した断面図である。
同図において、ｌはＰ型のシリコン基板よりなる半導体
系板、２はＮ生埋め込み拡散層、３はＮ型のコレクタ層
、４は半導体基板１に形成された各素子を分離１′るた
めのＰ生型の分離拡散層、５はＮ中型のコレクタ・ウオ
ールである。
系板、２はＮ生埋め込み拡散層、３はＮ型のコレクタ層
、４は半導体基板１に形成された各素子を分離１′るた
めのＰ生型の分離拡散層、５はＮ中型のコレクタ・ウオ
ールである。
６はＰ＋十型の外部ベース層である。この外部ベース層
６はＰ＋ｉ８を介してＰ型の内部ベース層（ＩＮＴＩＩ
ＩＮＳＩＣＢＡＳＥ）に接続している。９はＮ中型のエ
ミッタ層でである。前記内部ベース層７及びエミツタ層
９は、外部ベース層に対して自己整合により形成される
。特に、エミツタ層９は、高濃度不純物層である外部ベ
ース層６に直接に接していない。
６はＰ＋ｉ８を介してＰ型の内部ベース層（ＩＮＴＩＩ
ＩＮＳＩＣＢＡＳＥ）に接続している。９はＮ中型のエ
ミッタ層でである。前記内部ベース層７及びエミツタ層
９は、外部ベース層に対して自己整合により形成される
。特に、エミツタ層９は、高濃度不純物層である外部ベ
ース層６に直接に接していない。
ここで、エミツタ層９、内部ベース層７及びコレクタ層
３が積層している領域（図示Ａの領域）をトランジスタ
領域と呼ふ・ １０は少なくとも前記外部ベースを除外したトランジス
タ領域を除く基板表面に形成される選択酸化膜である。
３が積層している領域（図示Ａの領域）をトランジスタ
領域と呼ふ・ １０は少なくとも前記外部ベースを除外したトランジス
タ領域を除く基板表面に形成される選択酸化膜である。
選択酸化膜ｌＯがトランジスタ領域と接する縁部は、い
わゆるバーズ・ピーク（ｂｉｒｄ’ｓ ｂｅａｋ ）を
形成している。１１はエミツタ層９を形成するためにＮ
型不純物を添加して被着された多結晶シリコン層、１２
ば多結晶シリコン層１１の表面に形成されたシリコン酸
化膜である。
わゆるバーズ・ピーク（ｂｉｒｄ’ｓ ｂｅａｋ ）を
形成している。１１はエミツタ層９を形成するためにＮ
型不純物を添加して被着された多結晶シリコン層、１２
ば多結晶シリコン層１１の表面に形成されたシリコン酸
化膜である。
なお、第１図では省略しているが、コレクタウオール屓
５、外部ベース層６及びエミツタ層９に接続する多結晶
シリコン層１１には、アルミニウムなどの電極がそれぞ
れ接続形成されるのは勿論である。
５、外部ベース層６及びエミツタ層９に接続する多結晶
シリコン層１１には、アルミニウムなどの電極がそれぞ
れ接続形成されるのは勿論である。
次に、第１図に示した半導体装置の製造方法について説
明する。
明する。
第２図は第２の発明に係る製造方法の１実施例を示ず説
明図である。同図において、第１図と同一部分は同一符
号で示している。
明図である。同図において、第１図と同一部分は同一符
号で示している。
ｔａ＋ ｌ’）型の半導体基板ｌの所定位置にＮ生埋め
込み拡散層２を形成し、さらに、その基板表面にＮ型の
エピタキシャル層を成長させる。このエピタキシャル層
は分離拡散層４によって各素子ごとに分離される結果、
Ｎ型のコレクタ層３が形成される。
込み拡散層２を形成し、さらに、その基板表面にＮ型の
エピタキシャル層を成長させる。このエピタキシャル層
は分離拡散層４によって各素子ごとに分離される結果、
Ｎ型のコレクタ層３が形成される。
また、コレクタの直列抵抗を下げるなどのために、コレ
クタ層３にはＮ÷型のコレクタ・ウオールが形成される
。なお、同図２１は基板表面に形成されるシリコン酸化
膜である。
クタ層３にはＮ÷型のコレクタ・ウオールが形成される
。なお、同図２１は基板表面に形成されるシリコン酸化
膜である。
（ｂ）次に、シリコン酸化膜２１を除去し、Ｓｉ３ Ｎ
４模２２を形成する。このとき、Ｓｉ３ Ｎ ４膜２
２と半導体基板ｌの何には、両者の熱膨張係数の差を緩
和するために、パッド・シリコン酸化膜２３を介在させ
る。
４模２２を形成する。このとき、Ｓｉ３ Ｎ ４膜２
２と半導体基板ｌの何には、両者の熱膨張係数の差を緩
和するために、パッド・シリコン酸化膜２３を介在させ
る。
（Ｃ）トランジスタ領域上のＳｉ３ Ｎ ４膜２２１を
残し、他のＳｉ３Ｎ ｓ膜を選択除去する。
残し、他のＳｉ３Ｎ ｓ膜を選択除去する。
＋ｄ）外部ベース層を形成する部分以外をホトレジスト
２４で覆う。その上から、Ｐ型不純物であるボロンをイ
オン打ち込みする。
２４で覆う。その上から、Ｐ型不純物であるボロンをイ
オン打ち込みする。
（ｅｌボトレジスト２４を除去した後、熱処理すること
により、選択酸化膜１０および、Ｐ１＋型の外部ベース
層６が形成される。Ｓｉ３Ｎ ４膜２２の縁部は盛り上
がり、その下方には選択酸化によるバーズ・ビーク２５
が形成される。
により、選択酸化膜１０および、Ｐ１＋型の外部ベース
層６が形成される。Ｓｉ３Ｎ ４膜２２の縁部は盛り上
がり、その下方には選択酸化によるバーズ・ビーク２５
が形成される。
（ｆ）Ｓｉａ Ｎ ４膜２２°を除去した後、基板表面
にボロンをイオン打ち込みする。選択酸化膜１０はｌ・
ランジスタ領域のバンド・シリコン酸化膜２３゜に比較
して厚いから、トランジスタ領域の内部ベースが形成さ
れるバンドシリコン酸化膜２３′の下にボロン・イオン
が到達する。
にボロンをイオン打ち込みする。選択酸化膜１０はｌ・
ランジスタ領域のバンド・シリコン酸化膜２３゜に比較
して厚いから、トランジスタ領域の内部ベースが形成さ
れるバンドシリコン酸化膜２３′の下にボロン・イオン
が到達する。
この時、バーズビーク部の酸化膜に応じてボロンイオン
が酸化膜を突き抜りて行き、ハンドシリコン酸化賎０１
ｓ分より若干広めにボロンイオンはシリコン中に到達す
る。
が酸化膜を突き抜りて行き、ハンドシリコン酸化賎０１
ｓ分より若干広めにボロンイオンはシリコン中に到達す
る。
（８１次に、トランジスタ領域のパッド・シリコン股２
３°を除去した後、エミツタ層を形成すべきＮ型不純物
が添加された多結晶シリコン股２６が形成される。
３°を除去した後、エミツタ層を形成すべきＮ型不純物
が添加された多結晶シリコン股２６が形成される。
＋ＩＩ） ）ランジスク領域以外の多結晶シリコン膜を
選択除去した後、熱処理を行う。これにより、エミツタ
層９′および内部ベース層７が形成される。また、この
熱処理により外部ベース領域層が横に広がる結果、１）
型の内部ベース層７とＰ＋十型の外部ベース層６との間
に、前記両層の中間不純物濃度を有したＰ”Ｊ丙Ｂが自
動的に形成される。さらに、トランジスタ領域上の多結
晶シリコン層１１の表面にシリコン酸化膜１２が形成さ
れる。
選択除去した後、熱処理を行う。これにより、エミツタ
層９′および内部ベース層７が形成される。また、この
熱処理により外部ベース領域層が横に広がる結果、１）
型の内部ベース層７とＰ＋十型の外部ベース層６との間
に、前記両層の中間不純物濃度を有したＰ”Ｊ丙Ｂが自
動的に形成される。さらに、トランジスタ領域上の多結
晶シリコン層１１の表面にシリコン酸化膜１２が形成さ
れる。
以下、通宙の半導体装置の製造方法と同様に、電極など
が形成される。
が形成される。
（へ）効果
この発明によれば、エミツタ層が高不純物濃度の外部ベ
ース層に直接に接しない。また、内部ベース層とエミツ
タ層とが高不純物濃度の外部ベース層に対して、自己整
合で形成されるから、トランジスタの構造を微細かつ高
精度にすることできる。したがって、この発明によれば
、エミッターベース接合容量ＣＥＢを小さく、しかも、
そのバラツキ少なくすることができる。
ース層に直接に接しない。また、内部ベース層とエミツ
タ層とが高不純物濃度の外部ベース層に対して、自己整
合で形成されるから、トランジスタの構造を微細かつ高
精度にすることできる。したがって、この発明によれば
、エミッターベース接合容量ＣＥＢを小さく、しかも、
そのバラツキ少なくすることができる。
また、上述した自己整合により、エミツタ層から外部ベ
ース層までの距離は精度よく短くすることができ、しか
も、エミツタ層と外部ベース層との間に介在する中濃度
のベース層を小さく制御することができるのでベース拡
がり抵抗ｒｕｎ・を小さく、しかも、そのバラツキを少
な（することができる。
ース層までの距離は精度よく短くすることができ、しか
も、エミツタ層と外部ベース層との間に介在する中濃度
のベース層を小さく制御することができるのでベース拡
がり抵抗ｒｕｎ・を小さく、しかも、そのバラツキを少
な（することができる。
以上のことから、第１の発明に係る半導体装置によれば
、バイポーラトランジスタを含む半導体装置の動作の高
速化を図ることができる。
、バイポーラトランジスタを含む半導体装置の動作の高
速化を図ることができる。
また、エミツタ層と高不純物濃度の外部ベース層が直接
に接しないことから、この発明に係る半導体装置は結晶
欠陥が発生し難い。そのため、結晶欠陥に起因するノイ
ズを防止できるという別異の効果をも奏する。
に接しないことから、この発明に係る半導体装置は結晶
欠陥が発生し難い。そのため、結晶欠陥に起因するノイ
ズを防止できるという別異の効果をも奏する。
一方、第２の発明にかかる製造方法によれば、外部ベー
ス層と内部ベース層に介在する中不純物濃度のベース層
を、外部ベース層の拡散横拡がりおよび選択酸化膜のバ
ーズビーク領域の酸化膜に応じての内部ベース層の拡が
りで自動的に、しかも微細に形成することができる。し
たがって、第２の発明によれば前記第１の発明に係る半
導体装置を容易に実現することができる。
ス層と内部ベース層に介在する中不純物濃度のベース層
を、外部ベース層の拡散横拡がりおよび選択酸化膜のバ
ーズビーク領域の酸化膜に応じての内部ベース層の拡が
りで自動的に、しかも微細に形成することができる。し
たがって、第２の発明によれば前記第１の発明に係る半
導体装置を容易に実現することができる。
第１図は第１の発明に係る半導体装置の１実施例の構造
を略示した断面図、第２図は第２の発明に係る製造方法
の１実施例を示す説明図である。 ■・・・半導体栽板、３・・・コレクタ旧、６・・・外
部ベース層、７・・・内部ベース層、８・・ ・Ｐ十旧
、９・ ・・エミツタ層、１０・ ・・選択酸化膜、１
１・・・多結晶シリコン層、２２．２２′・・・Ｓｔａ
Ｎ ４１Ｌ 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 冶 第２図 ＜ａ＞ （ｂ） ＜、ｃ＞ （（す Ｃｅ） （ｆ）
を略示した断面図、第２図は第２の発明に係る製造方法
の１実施例を示す説明図である。 ■・・・半導体栽板、３・・・コレクタ旧、６・・・外
部ベース層、７・・・内部ベース層、８・・ ・Ｐ十旧
、９・ ・・エミツタ層、１０・ ・・選択酸化膜、１
１・・・多結晶シリコン層、２２．２２′・・・Ｓｔａ
Ｎ ４１Ｌ 特許出願人 ローム株式会社 代理人 弁理士 大 西 孝 冶 第２図 ＜ａ＞ （ｂ） ＜、ｃ＞ （（す Ｃｅ） （ｆ）
Claims (3)
- （１）バイポーラトランジスタを含む半導体装置におい
て、低濃度不純物層である内部ベース層と、エミツタ層
とを高濃度不純物層である外部ベース層に対して自己整
合によって形成し、かつ、このエミツタ層が前記外部ベ
ース層に直接に接しないように内部ベース層と外部ベー
ス層との間に中濃度不純物層を形成したことを特徴とす
る半導体装置。 - （２）前記中濃度不純物層はバーズビーク状絶縁物の下
面に形成されたものであることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - （３）バイポーラトランジスタを含む半導体装置の製造
方法において、 トランジスタ領域に関連して外部ベース層を形成する工
程と、 少なくとも外部ベースを除外したトランジスタ領域を除
く半導体基板表面に選択酸化膜を形成する工程と、 選択酸化膜が形成された半導体基板に内部ベース層を形
成すべき不純物イオンを打ち込む工程と、前記イオン打
ち込みされた半導体基板のトランジスタ領域にエミツタ
層を形成すべき不純物が添加された多結晶シリコン層を
形成する工程と、前記不純物添加多結晶シリコン層が形
成された半導体基板を熱処理することによってエミツタ
層を形成するとともに、外部ベース層の横拡がりを利用
して、内部ベース層と外部ベース層との間に中濃度不純
物層を形成する工程とを具備したことを特徴とする半導
体装置の製造方法。 （３）前記選択酸化膜の一部にはバーズビークが形成さ
れていることを特徴とする特許請求の範囲第２項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185326A JPS6076166A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185326A JPS6076166A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6076166A true JPS6076166A (ja) | 1985-04-30 |
Family
ID=16168865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185326A Pending JPS6076166A (ja) | 1983-10-03 | 1983-10-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6076166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62293674A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | バイポ−ラ半導体装置およびその製造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52151570A (en) * | 1976-06-11 | 1977-12-16 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5835971A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5878457A (ja) * | 1981-11-05 | 1983-05-12 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59217363A (ja) * | 1983-05-25 | 1984-12-07 | Hitachi Ltd | バイポ−ラ型半導体装置の製造方法 |
| JPS6021568A (ja) * | 1983-07-15 | 1985-02-02 | Hitachi Ltd | 半導体装置の製造方法 |
-
1983
- 1983-10-03 JP JP58185326A patent/JPS6076166A/ja active Pending
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