JPS60762A - 混成集積回路の製造方法 - Google Patents

混成集積回路の製造方法

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Publication number
JPS60762A
JPS60762A JP58108660A JP10866083A JPS60762A JP S60762 A JPS60762 A JP S60762A JP 58108660 A JP58108660 A JP 58108660A JP 10866083 A JP10866083 A JP 10866083A JP S60762 A JPS60762 A JP S60762A
Authority
JP
Japan
Prior art keywords
thin film
tantalum
integrated circuit
hybrid integrated
dielectric layer
Prior art date
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Pending
Application number
JP58108660A
Other languages
English (en)
Inventor
Takeshi Nakajima
猛 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP58108660A priority Critical patent/JPS60762A/ja
Publication of JPS60762A publication Critical patent/JPS60762A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment

Landscapes

  • Apparatuses And Processes For Manufacturing Resistors (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は混成集積回路の製造方法、特に信頼性が高く、
且つ、製造方法の簡略化されたタンタル薄膜ＣＲ基板の
製造方法に関するものである。
第４図（ａ）〜（ｈ）　［、従来の混成集積回路の製造
方法を示す。まず、第１図（ａ）に示すように、セラミ
ック基板１上にタンタル薄膜２を約４０００〜５０００
λの厚さにスパッタリングによシ付着する。さらに同図
（ｂ）に示すように、所定領域のタンタル薄膜２を公知
のフォトエツチング技術によりパターン形成する。次に
、タンタル薄膜２の一部を選択的に陽極化成し、同図（
Ｃ）のように、誘電体層３に変換し、さらに、同図（ｄ
）のように、上記全面にスパッタリングによシ窒化タン
タル薄膜４を約８００〜１０００Ａの厚さに付着形成す
る。更に同図（ｅ）に示すように、窒化タンタル薄膜４
の一部所定領域を残す形状にエツチング除去する。しか
る後、誘電体層３を再度陽極化成し、同図（ｆ）のよう
に、誘電体層３ａに変換する。更に同図（ｇ）のように
、電極用導体５ｆ：上記構体全面に付着形成し、同図（
ｈ）のように、これを所望形状にパターン形成する。
前記従来例においては、陽極化成工程が２工程含まれて
いる。まず、２回目の陽極化成（同図ｆ）の目的は、言
うまでもなく、回路設計に基づいた容量値を形成の誘電
体層を得ることである。また、１回目の陽極化成（同図
Ｃ）の目的は、銹電休層３を形成することにより、窒化
タンタル膜４を選択エツチングする際のストップ層の役
目を果たすことである。また、１回目の隣接化成におい
て、直接誘電体層３ａｌｉ形成すると、次工程の窒化タ
ンタル薄膜スパッタリングによシ誘電体層３ａの表面に
熱的影響による欠陥が生じ、最終的にコンデンサショー
ト、耐圧劣化という不良発生につながる。従って、窒化
タンタル形成後再度陽極化成を行なうことで、上記欠陥
の修復をするのである。
本発明の目的は、このような煩雑な工程を簡略化し、且
つ、同等以上の精度を有する混成集積回路を容易に製造
できる製造方法ケ提供するものである。
つぎに実施例により本発明を説明する。
第２図（ａ）ないしくｈ）は本発明の一実施例の工程順
の断面図である。先ず、第２図（ａ）に示すように、セ
ラミック基板１上にタンタル薄膜２を約４０００〜５０
００Ａの厚さにスパッタリングにより付着する。つぎに
同図（ｂ）に示すように、所定領域のタンタル薄膜２を
公知のフォトエツチング技術によりパターン形成する。
次にタンタル薄膜２の一部を選択的に陽極化成し、第２
図（Ｃ）のように、誘電体層３ａに変換し、さらに、上
記全面に、同図（ｄ）のように、タンタル系皮膜とは異
なる金属皮膜、例えば、ニクロム皮膜６を蒸着またはス
パッタリングにより付着形成する。しかる後、窒化タン
タル薄膜４をスパッタリングにより被着する。つぎに同
図（ｅ）のように、電極用導体５を付着形成する。
更に同図（ｆ）　、　（ｇ−１、（ｈ）の順に、順次所
望の形にパターン形成する。
木兄乳ｆよれば、陽極化成工程が１工程ですみ、また、
良導電体で、かつ、タンゲルとの密着性にすぐれたニク
ロムを誘電体層の表面に付着することにより、窒化タン
タル４のスパッタリングのダメージを緩和するバッファ
となるので、前記に説明したように不良発生はない。
【図面の簡単な説明】
第１図（ａ）ないしくｈ）は、従来の混成集積回路の製
造方法を説明するためのタンタル薄膜ＣＲ，基板の８誹
音 工程順の断面図、第２　発明の一実施例に係るタンタル
薄膜ＣＲ基板の製造工程順の断面図である。 １・・・・・・セラミック基板、２・・・・・・ダンタ
ル薄膜、３．３ａ・・・・・・誘電体層、４・・・・・
・窒化タンタル薄膜、第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 絶縁基板上にタンタル薄膜を形成する工程と、該タンタ
    ル薄膜の所定領域を選択的に陽極化成する工程と、全面
    にタンタル系皮膜を付着する工程と、さらに窒化タンタ
    ル薄膜及び電極用導体を付着する工程と、上記構体を順
    次所望の形状にパターン形成する工程とを含むことを特
    徴とする混成集積回路の製造方法。
JP58108660A 1983-06-17 1983-06-17 混成集積回路の製造方法 Pending JPS60762A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02116721U (ja) * 1989-03-07 1990-09-19
JPH02262392A (ja) * 1989-03-31 1990-10-25 Toshiba Corp 回路基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02116721U (ja) * 1989-03-07 1990-09-19
JPH02262392A (ja) * 1989-03-31 1990-10-25 Toshiba Corp 回路基板

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