JPS5810855B2 - タソウハイセンコウゾウノセイホウ - Google Patents

タソウハイセンコウゾウノセイホウ

Info

Publication number
JPS5810855B2
JPS5810855B2 JP50011213A JP1121375A JPS5810855B2 JP S5810855 B2 JPS5810855 B2 JP S5810855B2 JP 50011213 A JP50011213 A JP 50011213A JP 1121375 A JP1121375 A JP 1121375A JP S5810855 B2 JPS5810855 B2 JP S5810855B2
Authority
JP
Japan
Prior art keywords
conductive layer
insulating film
layer
hole
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP50011213A
Other languages
English (en)
Other versions
JPS5186985A (ja
Inventor
神沢亮策
八木秀幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP50011213A priority Critical patent/JPS5810855B2/ja
Publication of JPS5186985A publication Critical patent/JPS5186985A/ja
Publication of JPS5810855B2 publication Critical patent/JPS5810855B2/ja
Expired legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Description

【発明の詳細な説明】 本発明は、各種半導体装置や各種集積化回路装置に利用
するに好適な多層配線構造の製法に関する。
近年、半導体装置の高密度集積化が図られる一方、高信
頼性でしかも量産に適した製造方法が要求されている。
特に、半導体基板からの電極取出しにおける多層化配線
ないし外部電極引出しのためのフェースダウンボンディ
ングによるセラミック基板への取付方法などは種々の改
良が加えられ上記要求を徐々に満しつつある。
第1図および第2図は、従来の代表的な多層配線構造を
断面にて示すものである。
これについて簡単に説明すると、第1図及び第2図の場
合とも、所定の電気的機能を果す半導体素子が形成され
た半導体基板1上にSiO2膜などの第1絶縁膜2を形
成し、電極取出しのための孔をこの第1の絶縁膜に設け
た後、第1導電層3(例えばAlからなる)を蒸着法な
どにより第1絶縁膜2上に形成する。
次にガラスやSiO2などにより第2絶縁膜4を気相反
応法やスパッタ法を利用して形成し、つづいてホトエツ
チングにより上下層接触領域6を露呈させる孔を第2絶
縁膜4に設ける。
さらに、第1図の場合には、第2絶縁膜4上に、接触領
域6で第1導電層と電気接触するAlなどからなる第2
導電層5を形成し、第2図の場合には、フェースダウン
ボンディング用のメタルパッドからなる第2導電層5を
同様に形成する。
第2図の場合のメタルパッドとしては通常Cr−Cu−
Auの3層構造が用いられる。
これらの構成の他に、図示していないが、第1図の2層
配線構造上に第2図の如きメタルパッドによる電極引出
し構造を設ける場合もある。
上述の如き従来の多層配線形成方法によれば、上下層間
の接触領域6における電気接触が確実且つ低抵抗に得ら
れ難いとい5問題点がある。
この原因は、第1に、従来、Al蒸着膜をエッチしにく
いとされていたSiO2用HF−NH4エッチ液が必ず
しも十分な選択性を持っていないことによる。
すなわち、例えばAl蒸着膜の下地がSiO2等の絶縁
物である場合そのエッチ速度は40〜50A/minで
あり、下地がp型紙抵抗シリコンの場合は80〜120
A/minであり、下地がn型低抵抗シリコンの場合は
150〜250A/minとなり、このようにエッチ速
度が大きくなると、上記エッチ液でガラスやSiO2の
膜をエッチしているときに、しばしば下地の有用なA[
蒸着膜をもエッチしてしまい、その表面を変質させてし
まうからである。
第2には、エツチング処理により第1層のAA蒸着膜の
表面に不純物が付着したり、薄い絶縁膜が生ずるためで
ある。
すなわち、第1層のAl蒸着が終り、蒸着膜の表面が大
気中にさらされたときにその表面に40〜100A程度
の酸化膜が形成されるため上下層間の確実且つ低抵抗の
接触が得られないのである。
この他にも、第2絶縁膜のエッチ不足などが良好な電気
接触を得るのを防げている。
従って、下層導電層の表面に生ずる有害な酸化膜や腐蝕
生成物をなくさない限り上下層間の確実且つ低抵抗の電
気接触が、得られないことになる。
本発明の目的は、上述の問題点を解決し、確実且つ低抵
抗の電気接触を上下層間にて確保することのできる多層
配線構造の製法を提供することにある。
本発明によれば、この目的は、接続孔形成のためのエツ
チング時にそのエツチングに耐えうるCr、Ni、Ti
、Mo、W、Pd、Pt、Inのいずれかの金属層で下
層の導電層の前記接続孔に対応する部分をおおっておく
ことにより達成される。
酸化膜の生成を軽減するためには、この場合、該金属層
を耐酸化性金属で形成するのが望ましい。
また、耐酸化性金属を用いない場合には、該金属層を真
空中など非酸化性雰囲気内で例えばスパッタエッチ法に
より除去するのが好ましい。
以下、実施例について本発明の製法を詳述する。
第3図a、bは、本発明の第1の実施例による製造工程
を示すものである。
まず、aに示すように、例えばシリコンからなる半導体
基板1の表面に、熱酸化法や化学気相反応法によりSi
O2などからなる第1の絶縁膜2を形成する。
この第1絶縁膜に電極取出し用の孔を形成した後、Al
を膜厚2μになるように真空蒸着し、つづいて真空を破
ることなく、Crを厚さ0.1μになるように真空蒸着
し、その後大気中に出して不要部をホトエツチングによ
り除去して、Alからなる第1導電層3とCrからなる
保護用金属層8との2重層を形成する。
この金属層8は、導電層30表面を不純物付着、酸化、
過剰エッチから保護するためのものである。
上記ホトエツチングの場合、例えばフェリシアン化カリ
−か性カリ溶液をエッチ液として用いる。
次に、高周波スパッタ法によりSiO2からなる第2絶
縁膜4を約3μの厚さで形成し、再びホトエツチングに
より接続孔7を金属層8の一部分を露呈させるように形
成する。
この場合のエッチ液は、HF−NH4F水溶液を用いる
さらに、第1図aの構造物を、スパッタエッチ機構をそ
なえた真空蒸着装置の真空容器内にセットし、第1図す
に示すように、スパッタエッチにより接続孔7中の金属
層8の一部分を除去する。
0.1μのCr蒸着膜でできた層8のスパッタエッチの
条件は、直流2極法で3×1O−2Torrのアルゴン
雰囲気で2KVの電圧を加えて2分間行う。
このスパッタエッチ終了後直ちに装置を高真空の蒸着モ
ードに切換えてAlを厚さ約2μで蒸着し、さらに、必
要なパターンになるようにホトエッチ処理してAlから
なる第2導電層5を形成する。
この場合のエッチ液は通常のPAN(リン酸−酢酸−硝
酸−水)エッチ液を用いる。
第4図a、bは、フェースダウンボンディング用メタル
パッドからなる第2導電層5を、第3図の製法に準じた
方法で形成した第1導電層3に電気接触させた例を示す
ものであり、第3図の場合と同様な効果が得られる。
なお、第3図及び第4図の方法において、金属層8とし
てCrではなく、Pd蒸着膜を用いることもでき、この
場合はPd蒸着膜が耐酸化性であるのでスパッタエッチ
工程を経ることは必ずしも必要でない。
すなわち、Alからなる第1及び第2導電層(上下層)
は、Pdからなる金属層を介して電気接触させることが
でき、確実な接続が得られる。
上記実施例において、金属層8としては、Crの他にN
i、Ti、Mo、又はWなどを用いることができ、耐酸
化性を考慮した場合にはPdの他にpt、Inなども好
適である。
また、これらの金属材料は、本発明の性質上第2絶縁膜
のエッチ液との兼ね合いで決定されるものであるから、
上記のものに限定されるわけではない。
以上に詳述したところから明らかなように、本発明によ
れば、下層の導電層表面が直接外界にふれることがない
ので、有害な絶縁物の生成不純物の混入、エッチ液によ
る変質又は腐蝕などを免かれることができるから、上下
導電層間に確実且つ低抵抗な電気接触を得ることができ
る。
また、従来、上下層間の接触領域の電圧−電流特性を測
定してみると、通電時に数Vから数10Vの電圧が発生
しいわゆるフリツテイング現象が認められたが、本発明
を適用した場合には、はぼ理想的な接触が得られるため
、斯かる現象を防止することができる。
さらに、第1、第2導電層3,5は直接接触しており、
Cr、Ni、Ti、Mo、W。
Pd、Pt、InはAlと接触し高熱が加わっても、も
ろい化合物を形成しないので、第1、第2導電層3,5
間の確実且つ低抵抗な電気接触は経時変化を受けること
はなく、従って、信頼性の高い半導体装置を得ることが
できる。
本発明は、特にトランジスタの電極引出しや集積回路装
置の多層配線に有効に利用できるものであるが、それら
に用途が限定されるわけではないこと勿論である。
【図面の簡単な説明】
第1図及び第2図は、従来の多層配線構造を示す断面図
、第3図a及びbは、本発明の1実施例による多層配線
構造の製法を示す断面図、第4図a及びbは、本発明の
他の実施例による製法を示す断面図である。 符号の説明1・・・半導体基板、2・・・第1の絶縁膜
、3・・・第1の導電層、4・・・第2の絶縁膜、5・
・・第2の導電層、6・・・接触領域、7・・・接続孔
、8・・・耐腐蝕性導電層。

Claims (1)

  1. 【特許請求の範囲】 1 任意の基板上に形成されたAlの第1の導電層を絶
    縁膜でおおった後、前記第1導電層の一部分を露呈させ
    る孔を前記絶縁膜にエツチングにより形成し、該孔を介
    して前記第1導電層の前記一部分に電気的に接触するA
    lの第2の導電層を前記絶縁膜上に形成することを含む
    多層配線構造の製法において、Cr、Ni、Ti、Mo
    、W。 Pd、PtおよびInから選ばれた一種のエツチングに
    耐えうる金属層により前記第1導電層の少なくとも前記
    一部分をおおった状態で前記孔を形成し、続いて、第2
    導電層の形成に先立ち、前記孔内の前記金属層を非酸化
    性雰囲気中でスパッタエツチングにより除き酸化性雰囲
    気にさらすことなく前記第2導電層を形成することを特
    徴とする多層配線構造の製法。
JP50011213A 1975-01-29 1975-01-29 タソウハイセンコウゾウノセイホウ Expired JPS5810855B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP50011213A JPS5810855B2 (ja) 1975-01-29 1975-01-29 タソウハイセンコウゾウノセイホウ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP50011213A JPS5810855B2 (ja) 1975-01-29 1975-01-29 タソウハイセンコウゾウノセイホウ

Publications (2)

Publication Number Publication Date
JPS5186985A JPS5186985A (ja) 1976-07-30
JPS5810855B2 true JPS5810855B2 (ja) 1983-02-28

Family

ID=11771697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP50011213A Expired JPS5810855B2 (ja) 1975-01-29 1975-01-29 タソウハイセンコウゾウノセイホウ

Country Status (1)

Country Link
JP (1) JPS5810855B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6276653A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体集積回路
JPH01255250A (ja) * 1988-04-05 1989-10-12 Fujitsu Ltd 多層配線形成方法
JPH03291993A (ja) * 1990-04-10 1991-12-24 Fujitsu Ltd ポリイミド多層基板及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50107876A (ja) * 1974-01-30 1975-08-25

Also Published As

Publication number Publication date
JPS5186985A (ja) 1976-07-30

Similar Documents

Publication Publication Date Title
US4337115A (en) Method of forming electrodes on the surface of a semiconductor substrate
JPS6152595B2 (ja)
JPS5950113B2 (ja) 半導体装置
JPS6190445A (ja) 半導体装置
JPS5810855B2 (ja) タソウハイセンコウゾウノセイホウ
JPH07202124A (ja) 半導体装置の製造方法
JPH0485829A (ja) 半導体装置及びその製造方法
JPH0360064A (ja) 半導体装置の製造方法
JPH05175428A (ja) 集積回路装置
JPH01268150A (ja) 半導体装置
JPS582065A (ja) 半導体装置の製造方法
JP2533088B2 (ja) サ−マルヘツドの製造方法
JPS6125217B2 (ja)
JPH06120217A (ja) 半導体装置およびその製造方法
JPH0680845B2 (ja) ジョゼフソン素子の作成方法
JPS5934647A (ja) 半導体装置の製造方法
JPS60219772A (ja) 半導体装置の製造方法
JPS63296277A (ja) 半導体集積回路装置
JPH03214735A (ja) 半導体装置の製造方法
JPS6050334B2 (ja) 半導体装置
JPH02177346A (ja) アルミナ絶縁膜
JPS612360A (ja) 半導体装置の製造方法
JPS6060750A (ja) 半導体装置の製造方法
JPH03133157A (ja) 半導体装置の製造方法
JPS62281356A (ja) 半導体装置の製造方法