JPH0120511B2 - - Google Patents
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- Publication number
- JPH0120511B2 JPH0120511B2 JP58114884A JP11488483A JPH0120511B2 JP H0120511 B2 JPH0120511 B2 JP H0120511B2 JP 58114884 A JP58114884 A JP 58114884A JP 11488483 A JP11488483 A JP 11488483A JP H0120511 B2 JPH0120511 B2 JP H0120511B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- bit
- memory
- storage element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Description
【発明の詳細な説明】
(A) 発明の技術分野
本発明は、メモリ構成方式、特にデータを記憶
する記憶素子のビツト毎にアドレスを付し、指定
したアドレスから始まる所定のビツト長のデータ
をアクセスするメモリ構成方式に関するものであ
る。
する記憶素子のビツト毎にアドレスを付し、指定
したアドレスから始まる所定のビツト長のデータ
をアクセスするメモリ構成方式に関するものであ
る。
(B) 技術の背景と問題点
従来のメモリ構成方式は、複数の記憶素子のビ
ツト、例えば８ビツトを１語として１アドレスを
付していた。このため、処理する１語のデータ
が、第１図Ａに示すように、２つのアドレスに分
割して存在する場合、例えばビツトマツプデイス
プレイ装置のデータなどの場合には、特別の処理
が必要となる。まず、必要なデータの存在する最
初のアドレスの１語のデータを読み出した後（第
１図Ｂ）、有意なデータを左端までシフトする
（第１図Ｃ）。次に、最初のアドレスに１を加えた
アドレスの１語のデータを読み出した後（第１図
Ｄ）、有意なデータを右端にシフトする。そして、
得られた夫々の有意なデータ（第１図Ｃおよび
Ｅ）を結合して、１語のデータを得なければなら
なかつた（第１図Ｆ）。このためメモリアクセス
が多く必要となるとともに、アクセスしたデータ
をシフト処理などしなければならず、記憶素子の
任意の位置にデータを高速に書き込んだり、ある
いは読み出すには、問題があつた。
ツト、例えば８ビツトを１語として１アドレスを
付していた。このため、処理する１語のデータ
が、第１図Ａに示すように、２つのアドレスに分
割して存在する場合、例えばビツトマツプデイス
プレイ装置のデータなどの場合には、特別の処理
が必要となる。まず、必要なデータの存在する最
初のアドレスの１語のデータを読み出した後（第
１図Ｂ）、有意なデータを左端までシフトする
（第１図Ｃ）。次に、最初のアドレスに１を加えた
アドレスの１語のデータを読み出した後（第１図
Ｄ）、有意なデータを右端にシフトする。そして、
得られた夫々の有意なデータ（第１図Ｃおよび
Ｅ）を結合して、１語のデータを得なければなら
なかつた（第１図Ｆ）。このためメモリアクセス
が多く必要となるとともに、アクセスしたデータ
をシフト処理などしなければならず、記憶素子の
任意の位置にデータを高速に書き込んだり、ある
いは読み出すには、問題があつた。
(C) 発明の目的と構成
本発明は、データを記憶する記憶素子のビツト
毎にアドレスを付し、指定したアドレスから始ま
る所定のビツト長のデータを一度にアクセスする
ことにより、記憶素子の任意の位置にデータを高
速にアクセスすることを目的としている。そのた
め、本発明のメモリ構成方式は、指定したアドレ
スの記憶素子にデータを書き込みあるいは記憶素
子からデータを読み出すメモリ構成方式におい
て、データを記憶する記憶素子のビツト対応にア
ドレスを付すとともに当該ビツト対応に読み・書
きできるメモリを複数個もうけ、指定したアドレ
スから始まる所定のビツト長に対応する記憶素子
にデータを書き込みあるいは記憶素子からデータ
を読み出すことを特徴としている。
毎にアドレスを付し、指定したアドレスから始ま
る所定のビツト長のデータを一度にアクセスする
ことにより、記憶素子の任意の位置にデータを高
速にアクセスすることを目的としている。そのた
め、本発明のメモリ構成方式は、指定したアドレ
スの記憶素子にデータを書き込みあるいは記憶素
子からデータを読み出すメモリ構成方式におい
て、データを記憶する記憶素子のビツト対応にア
ドレスを付すとともに当該ビツト対応に読み・書
きできるメモリを複数個もうけ、指定したアドレ
スから始まる所定のビツト長に対応する記憶素子
にデータを書き込みあるいは記憶素子からデータ
を読み出すことを特徴としている。
(D) 発明の実施例
以下に図面を参照して、本発明を詳細に説明す
る。
る。
第２図は本発明の概念図を示し、第３図は本発
明の１実施例構成を示し、第４図は第３図図示の
アドレスセレクタの詳細を示し、第５図は第３図
図示のデータ・アクセスを説明する図を示す。図
中、１はメモリアドレスレジスタ、２はカウン
タ、３はセレクトコントロール、４はシフトコン
トロール、５はアドレスセレクタ、６はメモリ、
７は2nbitローテイト・シフト・レジスタを表わ
す。
明の１実施例構成を示し、第４図は第３図図示の
アドレスセレクタの詳細を示し、第５図は第３図
図示のデータ・アクセスを説明する図を示す。図
中、１はメモリアドレスレジスタ、２はカウン
タ、３はセレクトコントロール、４はシフトコン
トロール、５はアドレスセレクタ、６はメモリ、
７は2nbitローテイト・シフト・レジスタを表わ
す。
第２図Ａは本発明の概念図を示し、記憶素子の
ビツト毎にアドレスを付した状態を示す。第２図
Ｂは第２図Ａ図示アドレス指定とデータとの関係
を示す。
ビツト毎にアドレスを付した状態を示す。第２図
Ｂは第２図Ａ図示アドレス指定とデータとの関係
を示す。
データを読み出すために、例えば２番地のアド
レスを指定した場合、データは２番地のアドレス
に続く所定のビツト長、ここでは４ビツトのデー
タを読み出すため、５番地までのアドレスに含ま
れるデータが第２図Ｂ図示のように読み出され
る。同様にして、３番地あるいは８番地のアドレ
スを指定することにより、夫々４ビツトのデータ
が読み出される（第２図Ｂ）。また書き込む場合
には、第２図Ｂに示すようにデータと共にアドレ
スを指定、例えば２番地を指定すれば、第２図Ａ
図示２番地以降に所定のデータ、ここでは４ビツ
トのデータが記憶される。このように記憶素子の
ビツト毎にアドレスを付すことにより、記憶素子
の任意の位置にあるデータを高速に読み出した
り、あるいは任意の位置に書き込むことができ
る。
レスを指定した場合、データは２番地のアドレス
に続く所定のビツト長、ここでは４ビツトのデー
タを読み出すため、５番地までのアドレスに含ま
れるデータが第２図Ｂ図示のように読み出され
る。同様にして、３番地あるいは８番地のアドレ
スを指定することにより、夫々４ビツトのデータ
が読み出される（第２図Ｂ）。また書き込む場合
には、第２図Ｂに示すようにデータと共にアドレ
スを指定、例えば２番地を指定すれば、第２図Ａ
図示２番地以降に所定のデータ、ここでは４ビツ
トのデータが記憶される。このように記憶素子の
ビツト毎にアドレスを付すことにより、記憶素子
の任意の位置にあるデータを高速に読み出した
り、あるいは任意の位置に書き込むことができ
る。
第３図は指定された上位のアドレス信号および
それに１を加えたアドレス信号の２種のアドレス
信号をもうけ、１語長に相当する下位のアドレス
信号にもとづき、前記２種の上位アドレス信号の
うちから１語に対応する有意なビツトデータを有
する１つのアドレス信号を選択してデータを１度
に読み出した後（第５図Ｂ）、この読み出したデ
ータをローテイト・シフトし（第５図Ｃ）、必要
とする１語のデータを高速に読み出す１実施例で
ある。以下本発明によるアドレス長（ｍ＋ｎ）ビ
ツト、データ長2nビツトのメモリを構成した１実
施例を説明する。
それに１を加えたアドレス信号の２種のアドレス
信号をもうけ、１語長に相当する下位のアドレス
信号にもとづき、前記２種の上位アドレス信号の
うちから１語に対応する有意なビツトデータを有
する１つのアドレス信号を選択してデータを１度
に読み出した後（第５図Ｂ）、この読み出したデ
ータをローテイト・シフトし（第５図Ｃ）、必要
とする１語のデータを高速に読み出す１実施例で
ある。以下本発明によるアドレス長（ｍ＋ｎ）ビ
ツト、データ長2nビツトのメモリを構成した１実
施例を説明する。
第３図において、計算機などからアドレスバス
を通じて入力された（ｍ＋ｎ）ビツトのアドレス
信号は、メモリアドレスレジスタ（MAR）にラ
ツチされる。MARにラツチされた（ｍ＋ｎ）ビ
ツトのアドレス信号のうち、上位ｍビツトの信号
を内部バスＡに出力するとともに、カウンタ２に
入力し、１を加算した信号を内部バスＢに出力す
る。一方、MARにラツチされた（ｍ＋ｎ）ビツ
トのアドレス信号のうち、下位ｎビツトをセレク
ト・コントロール３およびシフトコントロール４
に供給する。セレクト・コントロール３に供給し
た下位ｎビツトのアドレス信号を2nの信号にデコ
ードし、夫々対応するアドレスセレクタ５に供給
する。アドレス・セレクタ５は、セレクトコント
ロール３から供給された信号に基づき、内部バス
Ａあるいは内部バスＢからのアドレス信号のう
ち、いずれか一方のアドレス信号をメモリ６に供
給する。これにより、メモリ６は有意なビツトデ
ータのみを2nbitローテイト・シフト・レジスタ
７に供給する。シフト・コントロール４は供給さ
れた下位ｎビツトのアドレス信号の内容の数に相
当するパルスを2nbitローテイト・シフト・レジ
スタ７に供給し、第５図Ｃに示すように有意ビツ
トデータをローテイト・シフトさせ、所定のデー
タに配列し、2nビツトのデータとしてデータバス
に出力する。
を通じて入力された（ｍ＋ｎ）ビツトのアドレス
信号は、メモリアドレスレジスタ（MAR）にラ
ツチされる。MARにラツチされた（ｍ＋ｎ）ビ
ツトのアドレス信号のうち、上位ｍビツトの信号
を内部バスＡに出力するとともに、カウンタ２に
入力し、１を加算した信号を内部バスＢに出力す
る。一方、MARにラツチされた（ｍ＋ｎ）ビツ
トのアドレス信号のうち、下位ｎビツトをセレク
ト・コントロール３およびシフトコントロール４
に供給する。セレクト・コントロール３に供給し
た下位ｎビツトのアドレス信号を2nの信号にデコ
ードし、夫々対応するアドレスセレクタ５に供給
する。アドレス・セレクタ５は、セレクトコント
ロール３から供給された信号に基づき、内部バス
Ａあるいは内部バスＢからのアドレス信号のう
ち、いずれか一方のアドレス信号をメモリ６に供
給する。これにより、メモリ６は有意なビツトデ
ータのみを2nbitローテイト・シフト・レジスタ
７に供給する。シフト・コントロール４は供給さ
れた下位ｎビツトのアドレス信号の内容の数に相
当するパルスを2nbitローテイト・シフト・レジ
スタ７に供給し、第５図Ｃに示すように有意ビツ
トデータをローテイト・シフトさせ、所定のデー
タに配列し、2nビツトのデータとしてデータバス
に出力する。
また、メモリにデータを書き込む場合には、デ
ータを2nbitローテイト・シフト・レジスタ７に
入力し、所定のローテイトを行なつた後、データ
をメモリ６に書き込めばよい。
ータを2nbitローテイト・シフト・レジスタ７に
入力し、所定のローテイトを行なつた後、データ
をメモリ６に書き込めばよい。
第４図は第３図図示アドレスセレクタ５の詳細
を示し、セレクトコントロール３はアドレス下位
nbitの信号にもとづき有意なビツトデータをアク
セスするための選択信号をアドレス・セレクタ５
内にあるmbitバス・バツフア５―２の出力送出
端子（OUT PUT ENABLE）に供給する。即
ち、セレクトコントロール３の入力ｎで出力Ciは
Ci＝｛0i入力 1i＞入力｝となる。一方、mbit
バス・バツフア５―１には、インバータにより反
転した選択信号を供給する。これにより、アドレ
スセレクト５はバスＡあるいはバスＢから有意な
ビツトデータをアクセスするアドレス信号を夫々
送出する。
を示し、セレクトコントロール３はアドレス下位
nbitの信号にもとづき有意なビツトデータをアク
セスするための選択信号をアドレス・セレクタ５
内にあるmbitバス・バツフア５―２の出力送出
端子（OUT PUT ENABLE）に供給する。即
ち、セレクトコントロール３の入力ｎで出力Ciは
Ci＝｛0i入力 1i＞入力｝となる。一方、mbit
バス・バツフア５―１には、インバータにより反
転した選択信号を供給する。これにより、アドレ
スセレクト５はバスＡあるいはバスＢから有意な
ビツトデータをアクセスするアドレス信号を夫々
送出する。
第５図は第３図図示のデータアクセスを説明す
る図を示す。
る図を示す。
第５図Ａに図示する“１アクセス”は、上位ア
ドレスｍによつて１度にアクセスされるデータ領
域を示し、“１語”はアクセスしたい有意なデー
タ領域を示す。
ドレスｍによつて１度にアクセスされるデータ領
域を示し、“１語”はアクセスしたい有意なデー
タ領域を示す。
第５図Ｂは第３図図示2nbitローテイト・シフ
ト・レジスタ７にビツトデータを読み出した状態
を示す。
ト・レジスタ７にビツトデータを読み出した状態
を示す。
第５図Ｃは第５図Ｂのビツトデータをローテイ
ト・シフトさせ、所定の１語のデータを得た状態
を示す。データを書き込む場合には、第５図Ｃ，
Ｂ，Ａの順に読み出しの場合と逆の手順により、
メモリの所定位置に書き込む。
ト・シフトさせ、所定の１語のデータを得た状態
を示す。データを書き込む場合には、第５図Ｃ，
Ｂ，Ａの順に読み出しの場合と逆の手順により、
メモリの所定位置に書き込む。
(E) 発明の効果
以上説明した如く、本発明によれば、データを
記憶する記憶素子のビツト毎にアドレスを付し、
指定したアドレスから始まる一連のアドレスに１
度のアクセスにより、データを書き込みあるいは
読み出しができるため、任意の位置に存在するデ
ータを高速に読み出し、あるいは書き込むことが
できる効果がある。特に、ビツトマツプデイスプ
レイ装置などにおいては、大なる効果がある。
記憶する記憶素子のビツト毎にアドレスを付し、
指定したアドレスから始まる一連のアドレスに１
度のアクセスにより、データを書き込みあるいは
読み出しができるため、任意の位置に存在するデ
ータを高速に読み出し、あるいは書き込むことが
できる効果がある。特に、ビツトマツプデイスプ
レイ装置などにおいては、大なる効果がある。
第１図は従来のメモリ構成方式によるビツト処
理を説明する図を示し、第２図Ａは本発明の概念
図を示し、第２図Ｂは第２図Ａ図示アドレス指定
とデータとの関係を示し、第３図は本発明の１実
施例構成を示し、第４図は第３図図示のアドレス
セレクタの詳細を示し、第５図は第３図図示のデ
ータアクセスを説明する図を示す。 図中、１はメモリアドレス・レジスタ、２はカ
ウンタ、３はセレクト・コントロール、４はシフ
トコントロール、５はアドレスセレクタ、６はメ
モリ、７は2nbitローテイト・シフト・レジスタ
を表わす。
理を説明する図を示し、第２図Ａは本発明の概念
図を示し、第２図Ｂは第２図Ａ図示アドレス指定
とデータとの関係を示し、第３図は本発明の１実
施例構成を示し、第４図は第３図図示のアドレス
セレクタの詳細を示し、第５図は第３図図示のデ
ータアクセスを説明する図を示す。 図中、１はメモリアドレス・レジスタ、２はカ
ウンタ、３はセレクト・コントロール、４はシフ
トコントロール、５はアドレスセレクタ、６はメ
モリ、７は2nbitローテイト・シフト・レジスタ
を表わす。
Claims (1)
- １ 指定したアドレスの記憶素子にデータを書き
込みあるいは記憶素子からデータを読み出すメモ
リ構成方式において、データを記憶する記憶素子
のビツト対応にアドレスを付すとともに当該ビツ
ト対応に読み・書きできるメモリを複数個もう
け、指定したアドレスから始まる所定のビツト長
に対応する記憶素子にデータを書き込みあるいは
記憶素子からデータを読み出すことを特徴とする
メモリ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114884A JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114884A JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607678A JPS607678A (ja) | 1985-01-16 |
| JPH0120511B2 true JPH0120511B2 (ja) | 1989-04-17 |
Family
ID=14649079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114884A Granted JPS607678A (ja) | 1983-06-25 | 1983-06-25 | メモリ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607678A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4796222A (en) * | 1985-10-28 | 1989-01-03 | International Business Machines Corporation | Memory structure for nonsequential storage of block bytes in multi-bit chips |
| JP2531162B2 (ja) * | 1986-12-25 | 1996-09-04 | ソニー株式会社 | ビツトブロツクの転送方法 |
| JP2944084B2 (ja) * | 1988-04-14 | 1999-08-30 | 日本電気株式会社 | シリアル入出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4438493A (en) * | 1981-07-06 | 1984-03-20 | Honeywell Information Systems Inc. | Multiwork memory data storage and addressing technique and apparatus |
-
1983
- 1983-06-25 JP JP58114884A patent/JPS607678A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS607678A (ja) | 1985-01-16 |
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