JPS6077217A - 主記憶装置のメモリクリア方式 - Google Patents
主記憶装置のメモリクリア方式Info
- Publication number
- JPS6077217A JPS6077217A JP58185405A JP18540583A JPS6077217A JP S6077217 A JPS6077217 A JP S6077217A JP 58185405 A JP58185405 A JP 58185405A JP 18540583 A JP18540583 A JP 18540583A JP S6077217 A JPS6077217 A JP S6077217A
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- JP
- Japan
- Prior art keywords
- memory
- clear
- address
- circuit
- words
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
- G06F9/30043—LOAD or STORE instructions; Clear instruction
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は主記憶装置のメモリクリア方式に関し、特に蓄
積プログラム制御システムにおける主記憶装置のメモリ
クリア方式に関する。
積プログラム制御システムにおける主記憶装置のメモリ
クリア方式に関する。
従来この釉の主記憶装置のメモリクリアは、中央制御装
置の命令を組み合わせてソフトウェア的に行っている。
置の命令を組み合わせてソフトウェア的に行っている。
例えば、まず■「クリア先頭アドレスのセットおよびカ
ウンタのクリア」命令の実行、次いで■「セットされた
アドレスへのオール°“０″の書込み」命令の実行の稜
、■「カウンタ十１およびクリアアドレス＋１」命令の
実行、更に■「カウンタの内容〈クリアワード数ならば
上記■ヘジャンプ」命令の実行というような命令群を繰
返し実行する方式が採られている。
ウンタのクリア」命令の実行、次いで■「セットされた
アドレスへのオール°“０″の書込み」命令の実行の稜
、■「カウンタ十１およびクリアアドレス＋１」命令の
実行、更に■「カウンタの内容〈クリアワード数ならば
上記■ヘジャンプ」命令の実行というような命令群を繰
返し実行する方式が採られている。
しかるにこの方式では、これら命令群を実行するために
は主記憶装置と中央制御装置との間で通常複数回（ｐ回
とする）の情報授受を行う必要がある。上記の例では１
ワードクリアのため上記■。
は主記憶装置と中央制御装置との間で通常複数回（ｐ回
とする）の情報授受を行う必要がある。上記の例では１
ワードクリアのため上記■。
■、■の命令が実行されるのでｍワードクリアを行うた
めには前記両装置間の情報授受をｐ×３×ｍ回行う必要
がありメモリクリア処理時間が非常に長くなるという欠
点があった。
めには前記両装置間の情報授受をｐ×３×ｍ回行う必要
がありメモリクリア処理時間が非常に長くなるという欠
点があった。
本発明の目的は、中央制御装置からのメモリクリアスタ
ートアドレスとクリア信号とによシ主記憶装置のメモリ
クリアを行うことにより上記欠点を除去し、主記憶装置
の任意のアドレスから任意のワード数のメモリクリアを
行えるようにした主記憶装置のメモリクリア方式を提供
することにある。
ートアドレスとクリア信号とによシ主記憶装置のメモリ
クリアを行うことにより上記欠点を除去し、主記憶装置
の任意のアドレスから任意のワード数のメモリクリアを
行えるようにした主記憶装置のメモリクリア方式を提供
することにある。
本発明によれば、主記憶装置と中央制御装置を含んで成
る蓄積プログラム制御システムにおいて、前記主記憶装
置は前記中央制御装置からのクリア信号とアドレス情報
とによシ受信アドレスをメモリクリアスタートアドレス
として以降のアドレスの内容を該クリア信号の受信が停
止されるまで順次クリアするクリア回路を備え、且つ前
記中央制御装置はクリアワード数に対応する時間前記ク
リア信号を送出するカウンタを備えることを特徴とする
主記憶装置のメモリクリア方式が得られる。
る蓄積プログラム制御システムにおいて、前記主記憶装
置は前記中央制御装置からのクリア信号とアドレス情報
とによシ受信アドレスをメモリクリアスタートアドレス
として以降のアドレスの内容を該クリア信号の受信が停
止されるまで順次クリアするクリア回路を備え、且つ前
記中央制御装置はクリアワード数に対応する時間前記ク
リア信号を送出するカウンタを備えることを特徴とする
主記憶装置のメモリクリア方式が得られる。
次に図面を参照して本発明について説明する。
図は本発明の主記憶装置のメモリクリア方式の一実施例
を示すブロック図である。同図において、中央制御袋［
（以下ＣＣ）ｌは主記憶装置（以下ＭＭ）２との間で制
御情報（以下ＣＬＴ）３とアドレス情報（以下ＡＤＤ
）４の送信およびデータまたは命令（以下ＤＡＴＡ／ｌ
Ｎ５Ｔ）５の送受信等を行う命令実行処理回路（以下Ｐ
ＲＣ）ｌ Ｑと、ＰＲＣ１０の指示によシフリアワード
数に対応する時間クリア信号（以下ＣＬＲ）６を送出す
るクリア信号制御カウンタ（以下ＣＮＴ ）ｌ ｌとを
備え、またＭ１１４２はメモリ（以下Ｍ）２０と、前記
ＣＬＴ３ 、ＡＤＤ４ 、ＤＡＴＡ／ｌＮ５Ｔ５にょｂ
Ｍ２゜の制御を行うメモリ制御回路（以下ＭＣＴＪ、）
２１と、前記ＣＬＲ６によ、りＭ２０の内容をクリアす
るメモリクリア回路（以下ＭＣＩＪｔ） ２２とを備え
る。なおＭ２Ｏに示した参照記号■。＋■ｎ＋１＋Ｉｎ
＋２（ＣＬＲ）はそれぞれｎ番地、ｎ＋ｌｉｉ地、ｎ＋
２番地に格納された命令でろ知命令■。＋２（ＣＬＲ）
はクリア命令である。また参照記号０は１番地、ｌ＋１
番地、〜ｌ＋ｍ−１番地の内容が論理値ｕＯ”、すなわ
ちクリアされていることを示す。
を示すブロック図である。同図において、中央制御袋［
（以下ＣＣ）ｌは主記憶装置（以下ＭＭ）２との間で制
御情報（以下ＣＬＴ）３とアドレス情報（以下ＡＤＤ
）４の送信およびデータまたは命令（以下ＤＡＴＡ／ｌ
Ｎ５Ｔ）５の送受信等を行う命令実行処理回路（以下Ｐ
ＲＣ）ｌ Ｑと、ＰＲＣ１０の指示によシフリアワード
数に対応する時間クリア信号（以下ＣＬＲ）６を送出す
るクリア信号制御カウンタ（以下ＣＮＴ ）ｌ ｌとを
備え、またＭ１１４２はメモリ（以下Ｍ）２０と、前記
ＣＬＴ３ 、ＡＤＤ４ 、ＤＡＴＡ／ｌＮ５Ｔ５にょｂ
Ｍ２゜の制御を行うメモリ制御回路（以下ＭＣＴＪ、）
２１と、前記ＣＬＲ６によ、りＭ２０の内容をクリアす
るメモリクリア回路（以下ＭＣＩＪｔ） ２２とを備え
る。なおＭ２Ｏに示した参照記号■。＋■ｎ＋１＋Ｉｎ
＋２（ＣＬＲ）はそれぞれｎ番地、ｎ＋ｌｉｉ地、ｎ＋
２番地に格納された命令でろ知命令■。＋２（ＣＬＲ）
はクリア命令である。また参照記号０は１番地、ｌ＋１
番地、〜ｌ＋ｍ−１番地の内容が論理値ｕＯ”、すなわ
ちクリアされていることを示す。
続いて本実施例の動作について説明する。ＰＲＣｌｏは
ＭＣＴＬ２１へＡＤＤ４（アトｔｚス悄明ｎ十２）とＤ
ＡＴＡ／ｌＮ５Ｔ５ （ここでは命令）を送出する。Ｍ
ＣＴＬ２１はこの命令を解読する。今この命令が「メモ
リの１番地からｍワードクリアせよ」というクリア命令
であったものとすると、ＰＲＣＩＱ ＶｉＡ］）Ｄ４
（メモリクリアスタートアドレス「ｌ」）をＭＣＴＬ２
１へ送出するとともに、ＣＮＴ１１へワード数「ｍ」
を転送する。ＣＮＴ１１は直ちにＣＬＲ６をＭＣＬ几２
２へ送出するとともに、ワード数「ｍ」に対応するタイ
ミングの稜ＣＬＲ６の送出を停止するようにセットして
計数を開始する。ＭＭ２ではＭＣＬＲ２２が受信したＣ
ＬＲ６とＭＣＴＬ２１が受信したメモリクリアスタート
アドレス「ｌ」によ＃）Ｍ２Ｏの１番地から順次メモリ
クリアを行い、該ＣＬＲ６の受信が停止した時点ではｌ
＋ ｍ −１番地までの内容がクリアされた状態とな
るので、１番地からｍワードがクリアされる。
ＭＣＴＬ２１へＡＤＤ４（アトｔｚス悄明ｎ十２）とＤ
ＡＴＡ／ｌＮ５Ｔ５ （ここでは命令）を送出する。Ｍ
ＣＴＬ２１はこの命令を解読する。今この命令が「メモ
リの１番地からｍワードクリアせよ」というクリア命令
であったものとすると、ＰＲＣＩＱ ＶｉＡ］）Ｄ４
（メモリクリアスタートアドレス「ｌ」）をＭＣＴＬ２
１へ送出するとともに、ＣＮＴ１１へワード数「ｍ」
を転送する。ＣＮＴ１１は直ちにＣＬＲ６をＭＣＬ几２
２へ送出するとともに、ワード数「ｍ」に対応するタイ
ミングの稜ＣＬＲ６の送出を停止するようにセットして
計数を開始する。ＭＭ２ではＭＣＬＲ２２が受信したＣ
ＬＲ６とＭＣＴＬ２１が受信したメモリクリアスタート
アドレス「ｌ」によ＃）Ｍ２Ｏの１番地から順次メモリ
クリアを行い、該ＣＬＲ６の受信が停止した時点ではｌ
＋ ｍ −１番地までの内容がクリアされた状態とな
るので、１番地からｍワードがクリアされる。
以上説明したよりに本実施例では１番地からｍワードク
リアを行うためにＣＣ１とＭＭ２との間の情報授受はメ
モリクリアスタートアドレス「ｌ」をＣＣ１からＭＭ２
へ送るだけであシメモリクリア処理時間が大幅に短縮さ
れる。
リアを行うためにＣＣ１とＭＭ２との間の情報授受はメ
モリクリアスタートアドレス「ｌ」をＣＣ１からＭＭ２
へ送るだけであシメモリクリア処理時間が大幅に短縮さ
れる。
本発明の主記憶装置のメモリクリア方式は以上説明した
ように、主記憶装置および中央制御装置にそれぞれクリ
ア回路およびカウンタを設は任意のアドレスから任意の
ワード数のメモリクリアを１回の両装置間の情報授受で
行うことによシメモリクリア処理時間が大幅に短縮され
るので、蓄積プログラム制御システムの処理能力が向上
するという効果がある。
ように、主記憶装置および中央制御装置にそれぞれクリ
ア回路およびカウンタを設は任意のアドレスから任意の
ワード数のメモリクリアを１回の両装置間の情報授受で
行うことによシメモリクリア処理時間が大幅に短縮され
るので、蓄積プログラム制御システムの処理能力が向上
するという効果がある。
図は本発明の主記憶装置のメモリクリア方式の一実施例
を示すブロック図である。 図において、１・・・・中央制御装置（ＣＣ）、２−・
主記憶装置（ＭＭ）、３・・・・・・制御情報（ＣＬＴ
）、４・・・・・・アドレス情報（ＡＤＤ） 、５・
・・・・データまたは命令（ＤＡＴＡ／ｌＮ８Ｔ）、６
・・・・・クリア信号（ＣＬＲ） 、１０−・・・・・
命令実行処理回路（ＰＲＣ）・１１ クリア信号制御カ
ウンタ（ＣＮＴ）、２゜メモリ（Ｍ）、２１ メモリ制
御回路 （ＭＣＴＬ）、２２ ・・・メモリクリア回路（ＭＣＬ
Ｒ）。
を示すブロック図である。 図において、１・・・・中央制御装置（ＣＣ）、２−・
主記憶装置（ＭＭ）、３・・・・・・制御情報（ＣＬＴ
）、４・・・・・・アドレス情報（ＡＤＤ） 、５・
・・・・データまたは命令（ＤＡＴＡ／ｌＮ８Ｔ）、６
・・・・・クリア信号（ＣＬＲ） 、１０−・・・・・
命令実行処理回路（ＰＲＣ）・１１ クリア信号制御カ
ウンタ（ＣＮＴ）、２゜メモリ（Ｍ）、２１ メモリ制
御回路 （ＭＣＴＬ）、２２ ・・・メモリクリア回路（ＭＣＬ
Ｒ）。
Claims (1)
- 主記憶装置と中央制御装置を含んで成る蓄積プログラム
制御システムにおいて、前記主記憶装置は前記中央制御
装置からのクリア信号とアドレス情報とによシ受侶アド
レスをメモリクリアスタートアドレスとして以降のアド
レスの内容を該クリア信号の受信が停止されるまで順次
クリアするクリア回路を備え、１つ前記中央制御装置は
クリアワード数に対応する時間前記クリア信号を送出す
るカウンタを備えることを特徴とする主記憶装置のメモ
リクリア方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185405A JPS6077217A (ja) | 1983-10-04 | 1983-10-04 | 主記憶装置のメモリクリア方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185405A JPS6077217A (ja) | 1983-10-04 | 1983-10-04 | 主記憶装置のメモリクリア方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077217A true JPS6077217A (ja) | 1985-05-01 |
Family
ID=16170214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185405A Pending JPS6077217A (ja) | 1983-10-04 | 1983-10-04 | 主記憶装置のメモリクリア方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077217A (ja) |
-
1983
- 1983-10-04 JP JP58185405A patent/JPS6077217A/ja active Pending
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