JPS607749A - 半導体装置 - Google Patents

半導体装置

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JPS607749A
JPS607749A JP58115542A JP11554283A JPS607749A JP S607749 A JPS607749 A JP S607749A JP 58115542 A JP58115542 A JP 58115542A JP 11554283 A JP11554283 A JP 11554283A JP S607749 A JPS607749 A JP S607749A
Authority
JP
Japan
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paste
mounting
lead frame
semiconductor element
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58115542A
Other languages
English (en)
Inventor
Tsunemitsu Koda
國府田　恒充
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS607749A publication Critical patent/JPS607749A/ja
Pending legal-status Critical Current

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  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置に関し、特に半導体素子と素子搭載
面との接着に関する。
半導体装置の組立工程に２いて、半導体素子上例えばリ
ードフレームのアイランド部のような素子搭載面に固定
するマウント材としては、従来は主としてＡｕ　Ｓｉ共
晶が行われていた。しかしながら、原価低減や量産性向
上のために、マウント材は高価なＡｕ−８ｉ共晶ではな
く、作業性に秀れたＡｇペーストが現在主流となシつつ
おる。
ところが、半導体素子の高耐圧化及び高出力化に伴い、
半導体装置の熱抵抗の大小が問題となる場合が増えＣ来
た。現在生産されている半導体装置の大多数を占めるモ
ールド樹脂封入型の半導体装置においては、半導体装置
上で発生した熱の放散経路は半導体系子→マウント材→
リードフレーム→モールド樹脂→外界という経路［よる
ものが大半である。従って、Ａｕ−８ｉ共晶に比して数
分の１の伝熱係数ケ持つＡｇペースト忙使用した半導体
装置においては、その熱抵抗の大きい事が問題となる。
本発明は、マウント材にＡｇペースト會用いた半導体装
置の熱抵抗の減少？目的とする。
即ち、本発明は、素子と素子搭載面と全平行ではなくて
角度ｒもってマウントすることを特徴とする。一般のリ
ニアＩＣ等に２いては、半導体素子上の発熱部位は出力
段などの非常に限定された部分である。そこで、本発明
のように、半導体素子とリードフレームのアイランド面
（素子搭載面）と全平行ではなく角度ケ有してマウント
する事によって、Ａｇペースト層の厚さに不均一を生ぜ
しめ、その薄くなったＡｇペースト層の部分に半導体素
子の発熱部位が位置する工うＶこマウントする。
このような構造は、リードフレームにディンプル加工を
施す事によって容易に得られ、且つ熱抵抗の低減効果の
大きいものである。
更に、副次的な効果でめるが、Ａｇペースト層の平均厚
さも減少するためにＡｇペーストの使用量も減少し、原
価を低減する事が可能である。
上述のように、リードフレームのアイランド部にディン
プル力ロエを行い、半導体素子とそれｔマウントすべき
面に角度を有してマウントする事によってＡｇペースト
の欠点でめる伝熱係数が小さい点を補うことができ勾の
である。
以下、図面にエリ本発明の詳細な説明する。
第１図には、従来の半導体装置の構造の概略断面図で示
して２９、簡便のため、封止樹脂及びボンディング森等
は省略して示している。同図１ｃｊ？いて、１は半導体
素子、２はＡｇペースト、３はリードフレームのアイラ
ンド部である。このように、従来の半導体装置では半導
体素子１とり−Ｐフレームのアイランド部３とが平行に
マウントされている。
第２図は、本発明の一実施例による半導体装置の構造の
概略断面図を示し、簡便のため、封止樹脂及びボｙディ
ング線等は省略している。同図に２いて、１′は半導体
素子、２′はＡｇペースト、３′はリードフレームのア
イランド部で１，３’はディンプル加工によってリード
フレーム面に対して平行ではなく角度を有している。半
導体素子１′は図上左端に発熱量の大なる部分が位置し
ている。従って、図からも明らかなように、発熱量の大
なる部分のＡｇペースト層２の厚さは従来の半導体装置
に比較して薄く、このために、半導体装置全体としての
熱抵抗は下がるのである。
本発明の実施例上リードフレームで示したが、例えばセ
ラミック等の絶縁体である半導体容器やプリント板等の
実装基板に２ける素子搭載面に対しても適用される。ま
た、素子搭載面に頃きｔ設けたが　素子１を傾かせてマ
ウントしても工い。
【図面の簡単な説明】
第１図は従来例を示す断面図、第２図は本発明の一実施
例を示す断面図である。 １・・・・・・半導体素子、２・−・・・・Ａｇペース
ト、３・−・・・・アイランド部。

Claims (1)

    【特許請求の範囲】
  1. 半導体素子と素子搭載面とが平行ではなく傾きを持って
    いる車上特徴とする半導体装置。
JP58115542A 1983-06-27 1983-06-27 半導体装置 Pending JPS607749A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58115542A JPS607749A (ja) 1983-06-27 1983-06-27 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58115542A JPS607749A (ja) 1983-06-27 1983-06-27 半導体装置

Publications (1)

Publication Number Publication Date
JPS607749A true JPS607749A (ja) 1985-01-16

Family

ID=14665109

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58115542A Pending JPS607749A (ja) 1983-06-27 1983-06-27 半導体装置

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Country Link
JP (1) JPS607749A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH046908U (ja) * 1990-05-02 1992-01-22

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH046908U (ja) * 1990-05-02 1992-01-22

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