JPS6077514A - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
- Publication number
- JPS6077514A JPS6077514A JP58186543A JP18654383A JPS6077514A JP S6077514 A JPS6077514 A JP S6077514A JP 58186543 A JP58186543 A JP 58186543A JP 18654383 A JP18654383 A JP 18654383A JP S6077514 A JPS6077514 A JP S6077514A
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- JP
- Japan
- Prior art keywords
- address
- counter
- reference signal
- signal
- delay time
- Prior art date
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- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 230000003252 repetitive effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 101100325756 Arabidopsis thaliana BAM5 gene Proteins 0.000 description 1
- 239000002229 CNT20 Substances 0.000 description 1
- 101150046378 RAM1 gene Proteins 0.000 description 1
- 101100476489 Rattus norvegicus Slc20a2 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は遅延時間ね調整回路に関し、特に入力データ列
を目標とするタイミングまで自動的に遅延させる遅延時
間調整回路に関する。
を目標とするタイミングまで自動的に遅延させる遅延時
間調整回路に関する。
従来の遅延時間調整回路について図面を参照して説明す
る。第１図は従来の遅延時間調整回路の一例を示すブロ
ック図、第２図は第１図の各部における信号のシーケン
スを示すタイムチャートである。第１図において、遅延
時間調整回路は入力信号１の書込みと出力信号９の読出
し制御が行われるランダムアクセスメモリ（以下几ＡＭ
）１０１と、第１の基準信号３によシ初期設定される書
込み用アドレスカウンタ（以下ＷＡＣ）１０３と・第２
の基準信号４によシ初期設定される読出し用アドレスカ
ウンタ（以下ＲＡＣ）１０４と、クロック２によ、９Ｗ
ＡＣ１０３からの書込みアドレス５またはＲＡＣＩＱ４
からの胱出しアドレス６を選択する選択器（以下５ＥＬ
）１０２と、クロック２によりＲＡＭｌ０Ｉの書込み読
出しのモード切換信号８を発生するモード切換イ８号発
生器（以下ＭＤＧ）１０５とから構成される。
る。第１図は従来の遅延時間調整回路の一例を示すブロ
ック図、第２図は第１図の各部における信号のシーケン
スを示すタイムチャートである。第１図において、遅延
時間調整回路は入力信号１の書込みと出力信号９の読出
し制御が行われるランダムアクセスメモリ（以下几ＡＭ
）１０１と、第１の基準信号３によシ初期設定される書
込み用アドレスカウンタ（以下ＷＡＣ）１０３と・第２
の基準信号４によシ初期設定される読出し用アドレスカ
ウンタ（以下ＲＡＣ）１０４と、クロック２によ、９Ｗ
ＡＣ１０３からの書込みアドレス５またはＲＡＣＩＱ４
からの胱出しアドレス６を選択する選択器（以下５ＥＬ
）１０２と、クロック２によりＲＡＭｌ０Ｉの書込み読
出しのモード切換信号８を発生するモード切換イ８号発
生器（以下ＭＤＧ）１０５とから構成される。
この遅延時間調整回路ではＷＡＣ１０３およびＲＡＭｌ
０Ｉの２つのアドレスカウンタを備え、クロック２によ
シ几ＡＭＩＯＩの■、込みと読出しアドレス指定の切換
えを行っている。第２図に示すように、５ＥＬ１０２出
力のアドレス７は１ビツト内に２つのアドレス（例えば
書込みアドレスＷｏと読出しアドレスＲｎ−２等）を持
っている。
０Ｉの２つのアドレスカウンタを備え、クロック２によ
シ几ＡＭＩＯＩの■、込みと読出しアドレス指定の切換
えを行っている。第２図に示すように、５ＥＬ１０２出
力のアドレス７は１ビツト内に２つのアドレス（例えば
書込みアドレスＷｏと読出しアドレスＲｎ−２等）を持
っている。
クロック２をモード切換信号８に使用するとアドレス７
の変化点とクロック２の変化点とが一致する。ここでＲ
ＡＭ１０１の誤動作を避けるためにはモード切換信号８
を用いてクロック２のオンオフ比を変えて引込みモード
の状態ＷＭを１／２ビツト以１（従って読出しモードの
状態ＫＭは１／２ビット以上）にし、アドレス７の変化
点とクロック２の変化点を一致しないようにすゐ必要が
ある。
の変化点とクロック２の変化点とが一致する。ここでＲ
ＡＭ１０１の誤動作を避けるためにはモード切換信号８
を用いてクロック２のオンオフ比を変えて引込みモード
の状態ＷＭを１／２ビツト以１（従って読出しモードの
状態ＫＭは１／２ビット以上）にし、アドレス７の変化
点とクロック２の変化点を一致しないようにすゐ必要が
ある。
従って本例の遅延時間調整回路ではＷＡＣ１０３゜ＲＡ
Ｍ１０１の出力アドレスを選択するｆ９ＥＬＩＱ２が必
要となり、その結果クロック信号を整形してＲＡＭｌ０
Ｉのモード切換えを行わせるためのＭＤＧ１０５を付加
しなければならないので回路構成が複雑になるという欠
点があった。
Ｍ１０１の出力アドレスを選択するｆ９ＥＬＩＱ２が必
要となり、その結果クロック信号を整形してＲＡＭｌ０
Ｉのモード切換えを行わせるためのＭＤＧ１０５を付加
しなければならないので回路構成が複雑になるという欠
点があった。
本発明の目的は、第１の基準信号に従ってＲＡＭに入力
される入力信号を第１と第２の基準信号の時間差を計数
してその組数量たけ遅延させて第２の基準信号に従って
出力し且つクロックをＲＡＭの書込み読出しモード切換
えに使用することによシ上記欠点を除去し、回路構成を
単純化した遅延時間調整回路を提供することにある。
される入力信号を第１と第２の基準信号の時間差を計数
してその組数量たけ遅延させて第２の基準信号に従って
出力し且つクロックをＲＡＭの書込み読出しモード切換
えに使用することによシ上記欠点を除去し、回路構成を
単純化した遅延時間調整回路を提供することにある。
本発明によれば、第１の基準信号と第２の基準信号との
時間差を計数する計数器と、該計数器の計数量によシ周
期的に変化するアドレス信号の繰返し周期が設定される
アドレスカウンタと、該アドレスカウンタの出力により
アドレス指定され該アドレスカウンタと同一のクロック
によ＃）１１込み読出し制御が行われるランダムアクセ
スメモリとを備えることを特徴とする遅延時間調整回路
が得られる。
時間差を計数する計数器と、該計数器の計数量によシ周
期的に変化するアドレス信号の繰返し周期が設定される
アドレスカウンタと、該アドレスカウンタの出力により
アドレス指定され該アドレスカウンタと同一のクロック
によ＃）１１込み読出し制御が行われるランダムアクセ
スメモリとを備えることを特徴とする遅延時間調整回路
が得られる。
次に第３図および第４図を参照して本発明について説明
する。
する。
第３図は本発明の遅延時間調整回路の一実施例を示すブ
ロック図、第４図は第３図の各部における信号のシーケ
ンスを示すタイムチャートである。
ロック図、第４図は第３図の各部における信号のシーケ
ンスを示すタイムチャートである。
第３図において、遅延時間調整回路はクロック２によシ
第１の基準信号３と第２の基準信号４との時間差をＮ１
数する計数器（以下ＣＮＴ、）２０１と、ＣＮＴ ２０
１の計数量１０によシアドレス信号の縁返し周期が設定
されるアドレスカウンタ（以下ＡＩ）Ｃ）２０２と、Ａ
ＤＣ２０２出力の指定アドレス１１とクロック２とによ
シ書込み読出し制御が行われるＲＡＭ１０１を含んで成
る。
第１の基準信号３と第２の基準信号４との時間差をＮ１
数する計数器（以下ＣＮＴ、）２０１と、ＣＮＴ ２０
１の計数量１０によシアドレス信号の縁返し周期が設定
されるアドレスカウンタ（以下ＡＩ）Ｃ）２０２と、Ａ
ＤＣ２０２出力の指定アドレス１１とクロック２とによ
シ書込み読出し制御が行われるＲＡＭ１０１を含んで成
る。
続いて第３図および第４図を用いて本実施例の動作につ
いて説明する。ＣＮＴ２Ｏ１は第１の基準信号３と第２
の基準信号４との時間差を計数し、第２の基準信号４が
第１の基準信号３よシ計数量１０（ここではＤビットと
する）だけ遅れていることを認識する。このＤビットＩ
ＡＤｃ ２０２の周期的に変化するアドレス信号の繰返
し周期に用いて、指定アドレス１１の前半および後半で
それぞれ読出し几りおよび書込みＷ几が行われるようＫ
ＲＡＭＩＯＩを制御する。その結果、第１の基準信号３
に従ってＲＡＭｌ０Ｉに入力する入力信号１（′Ｆ、１
，２．〜”）は指定アドレス１１（”０，１，２．−”
）に従いＤピント後に第２の基準信号４に従ってＲＡＭ
ｌ０Ｉから出力される出力信号１２（＠Ｆ’、１，２．
〜”）となる。
いて説明する。ＣＮＴ２Ｏ１は第１の基準信号３と第２
の基準信号４との時間差を計数し、第２の基準信号４が
第１の基準信号３よシ計数量１０（ここではＤビットと
する）だけ遅れていることを認識する。このＤビットＩ
ＡＤｃ ２０２の周期的に変化するアドレス信号の繰返
し周期に用いて、指定アドレス１１の前半および後半で
それぞれ読出し几りおよび書込みＷ几が行われるようＫ
ＲＡＭＩＯＩを制御する。その結果、第１の基準信号３
に従ってＲＡＭｌ０Ｉに入力する入力信号１（′Ｆ、１
，２．〜”）は指定アドレス１１（”０，１，２．−”
）に従いＤピント後に第２の基準信号４に従ってＲＡＭ
ｌ０Ｉから出力される出力信号１２（＠Ｆ’、１，２．
〜”）となる。
従って入力データ列は目標とするタイミングまで自動的
に遅延されて出力される。
に遅延されて出力される。
以上の説明によシ明らかなように本発明の遅延時間調整
回路によれば、第１と第２の基準信号の時間差を計数し
た結果をアドレスカウンタの周期としてＲＡＭのアドレ
ス指定を行い且つクロックをＲＡＭの書込み読出しモー
ド切換えに使用してアドレスの前半、後半でそれぞれ読
出し、書込みを行うように制御するので、回路構成を単
純化できるほか回路規模を小さくできるという効果が生
じる。
回路によれば、第１と第２の基準信号の時間差を計数し
た結果をアドレスカウンタの周期としてＲＡＭのアドレ
ス指定を行い且つクロックをＲＡＭの書込み読出しモー
ド切換えに使用してアドレスの前半、後半でそれぞれ読
出し、書込みを行うように制御するので、回路構成を単
純化できるほか回路規模を小さくできるという効果が生
じる。
【図面の簡単な説明】
第１図は従来の遅延時間調整回路の一例を示すブロック
図、第２図祉第１図の各部における（ｉ号のシーケンス
を示すタイムチャート、第３図は本発明の遅延時間調整
回路の一実施例を示すブロック図および第４図Ｆｉ第３
図の各部における信号のシーケンスを示すタイムチャー
トである。 図において、１ ・・・入力信号、２− クロック、３
・ ・・第１の基準信号、４ ・・・第２の基準信号、
５ ・■込みアドレス、６・ ・・・読出しアドレス、
７・・・・アドレス、８ ・・・・モード切換信号、９
．１２・出力信号、１ｏ・ ・計数器、１１・・・・・
・指定アドレス、１０１ ランダムアクセスメモリ用ア
ドレスカウンタ（ＲＡＣ）、１０５・・川・モード切換
信号発生器（ＭＤＧ）、２０１・・・・・・計数器（Ｃ
Ｎ Ｔ ）、２０２・・・ ・アドレスカウンタ（ＡＤ
Ｃ）。 、、；： ′、、、 代理人 弁理士 内 原 晋ｊ−，”：”’：’、 ’
””？ｊ第２ 図 −ト」−下−「 １ １
図、第２図祉第１図の各部における（ｉ号のシーケンス
を示すタイムチャート、第３図は本発明の遅延時間調整
回路の一実施例を示すブロック図および第４図Ｆｉ第３
図の各部における信号のシーケンスを示すタイムチャー
トである。 図において、１ ・・・入力信号、２− クロック、３
・ ・・第１の基準信号、４ ・・・第２の基準信号、
５ ・■込みアドレス、６・ ・・・読出しアドレス、
７・・・・アドレス、８ ・・・・モード切換信号、９
．１２・出力信号、１ｏ・ ・計数器、１１・・・・・
・指定アドレス、１０１ ランダムアクセスメモリ用ア
ドレスカウンタ（ＲＡＣ）、１０５・・川・モード切換
信号発生器（ＭＤＧ）、２０１・・・・・・計数器（Ｃ
Ｎ Ｔ ）、２０２・・・ ・アドレスカウンタ（ＡＤ
Ｃ）。 、、；： ′、、、 代理人 弁理士 内 原 晋ｊ−，”：”’：’、 ’
””？ｊ第２ 図 −ト」−下−「 １ １
Claims (1)
- 第１の基準信号と第２の基準信号との時間差を計数する
計数器と、該計数器の計数量によシ周期的に変化するア
ドレス信号の繰返し周期が設定されるアドレスカウンタ
と、該アドレスカウンタの出力によシアドレス指定され
該アドレスカウンタと同一のクロックによシ書込み読出
し制御が行われるランダムアクセスメモリとを備えるこ
とを特徴とする遅延時間調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186543A JPS6077514A (ja) | 1983-10-05 | 1983-10-05 | 遅延時間調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186543A JPS6077514A (ja) | 1983-10-05 | 1983-10-05 | 遅延時間調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077514A true JPS6077514A (ja) | 1985-05-02 |
Family
ID=16190339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186543A Pending JPS6077514A (ja) | 1983-10-05 | 1983-10-05 | 遅延時間調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133816A (ja) * | 1985-12-05 | 1987-06-17 | Nec Corp | 遅延回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458340A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Delay circuit |
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
-
1983
- 1983-10-05 JP JP58186543A patent/JPS6077514A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5458340A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Delay circuit |
| JPS5592012A (en) * | 1978-12-29 | 1980-07-12 | Fujitsu Ltd | Variable delay circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62133816A (ja) * | 1985-12-05 | 1987-06-17 | Nec Corp | 遅延回路 |
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