JPS607815B2 - 桁あふれ検出及び訂正回路 - Google Patents

Description

【発明の詳細な説明】 本発明は桁あふれ検出及び訂正回路に関する。

２次巡回形ディジタルフィル外こおいて、加算器の出力
に生じる桁あふれはリミットサイクルと呼ばれる発振現
象を引き起こす可能性があり、問題となる。

このため、桁あふれ検出を桁あふれ訂正を行ないリミッ
トサイクルを生じさせないようにすることが必要となる
。以下の説明では、入出力デー外ますべて２の桶数表示
とし、最小重みビット（以下ＬＳＢと略称）が時間的に
最初にくるような直列データ形式とする。

第１図は従来から用いられている桁あふれ検出回路の一
例を示したものである。

端子１，２には加算すべき２つのデータＸ，Ｙが入力さ
れ、端子３には加算後のデータＺ＝Ｘ十Ｙが入力される
。

さらに、端子４には符号（極性）ビット（以下ＭＳＢと
略称）の位置を示すタイミングパルスが入力される。加
算すべき２個の入力データ×，Ｙの符号（極性）が共に
負ぐ１”）でありかつ加算後のデータＺの符号（極性）
が正（‘‘０”）である場合は、ＮＡＮＤ素子１０の出
力は“１”となって端子１００に出力され、負の桁あふ
れを起こしたことを示す。逆に、加算すべき２つの入力
データ×，Ｙの符号が共に正（‘‘０”）であり、かつ
加算後のデータＺの符号が負（“１”）である場合は、
ＮＡＮＤ素子０２０の出力が“１”となって端子２００
１こ出力され、正の桁あふれを起こしたことを示す。

第２図は従来から用いられている桁あふれ訂正回路の一
例を示したものである。

端子１，２には正の桁あふれを検出した情報がタ入力さ
れ、端子３，４には負の桁あふれを検出した情報が入力
される。

ここでは、桁あふれ検出回路が２組あると想定している
。

また端子５には絶対値が最大の正の数が入力され、端子
６には絶対値が最大の負の数が入力される。

以上のような構成により桁あふれを起こした場合には、
符号に応じた絶対値の最大数が端子８に得られる。また
、桁あふれを起こさない時には、端子７に入力されたデ
ータＺがそのまま端子８に出力される。第３図は第１図
に示した桁あふれ検出回路と第２図に示した桁あふれ訂
正回路とを組合わせて機成した桁あふれ検出及び訂正回
路のブロック図である。

参照数字１川ま第１図に示した桁あふれ検出回路、参照
数字２０及び３０はフリツプフロップ、参照数字４０は
正および負の最大値発生回路、参照数字５０は第２図に
示した桁あふれ検出回路、参照数字６０は１語長分のシ
フトレジスタである。

第１図に示したように、端子１，２には加算すべき２つ
のデータが入力され、端子３には加算後のデータが入力
される。

また、正の桁あふれが起こった時、ＭＳＢの時点で端子
１１が“１”となり、負の桁あふれが起こった時ＭＳＢ
の時点で端子１２が“１”となる。従って、桁あふれを
起こしたデータを訂正するためにはフリツプフロツプ２
０及び２１を用いて桁あふれを起こしたか否かの情報を
一語長分保持しておく必要がある。さらに、加算後のデ
ータをシフトレジスタ６川こ与え、１語長（１データ）
分遅延させた出力６１と正および負の最大数発生回路４
０の出力４１及び４２とフリップフロップ２０の出力２
１及びフリップフロップ３０の出力３１とを桁あふれ訂
正回路５０の入力とすれば、端子４には桁あふれを訂正
された出力データが得られる。以上述べたように、従来
の桁あふれ検出回路及び桁あふれ訂正回路には、ＳＳ１
（スモール・サイズド・インテグレイテツド・サーキッ
ト）が用いられるためにＩＣの個数も多くハードウェア
規模の増大を招来する欠点がある。

本発明の目的は桁あふれ検出回路と桁あふれ訂正回路を
一体化しその構成を簡単にした桁あふれ検出及び訂正回
路を提供することにある。

本発明の他の目的は回路規模の小さい桁あふれ検出及び
訂正回路を提供することにある。

本発明の桁あふれ検出及び訂正回路は、読出し専用メモ
リとシフトレジスタと第１、第２および第３のフリップ
フロップ３個とを備え、前記３個のフリツプフロツプ出
力と前記シフトレジスタの出力と２種類のタイミングパ
ルスと３種類の直列データＸ，Ｙ，Ｚとを前記議出し専
用メモリの９入力とし、前記議出し専用メモリの３出力
のうち２出力をそれぞれ前記第１および第２のフリップ
フロップの入力とし、前記直列データＺを前記第３のフ
リツプフロップと前記シフトレジス夕との０入力とする
ように構成したことを特徴とする。

まず、本発明について説明する前に１語長のビット数と
桁あふれとの関係について述べる。データ語長をＭビッ
トとし、小数点以下（Ｍ−２）ビットとして考える。こ
の場合、表示可能なタデータ×の値は−２ミ×＜２とな
る。今、加算すべき２個のデータをＸ，Ｙまた、それら
の和のデータをＺとする。但し、Ｚ＝Ｘ十Ｙであり、Ｘ
，Ｙ，Ｚ共にＭビットで表わすものとする。また、入力
データＸ，Ｙは一２ミＸ＜２、一２ＳＹ＜２の範囲にあ
るものとし、出力Ｚは−ＩＳＺく１の条件を満たすもの
とする。従って、Ｚは−４ＳＺ＜４となり、一ＩＳＺ＜
１の条件を満たさないＺは桁あふれを起こしたものと見
なされる。従って、桁あふれが生じる場合は次の２通り
に限定される。第１には、Ｚが−２ミＺ＜−１，１ミＺ
＜２の範囲にある場合である。

この時には、上位２ビットの一致、不一致を判定して桁
あふれを検出できる。また、この時の桁あふれを起こさ
ない真の符号（樋性）は、ＺのＭＳＢに一致している。
第２には、Ｚが−４ＳＺ＜−２，２ミＺ＜４の範囲にあ
る場合である。この時には、入力データ×，Ｙが同符号
であり、かつＺが異符号になっていることから桁あふれ
を検出できる。また、この時の桁あふれを起こさない真
の符号（極性）は入力データ×またはＹのＭＳＢに一致
している。以上述べたように桁あふれは第１の場合と第
２の場合とに限定されるから桁あふれ検出及び桁あふれ
訂正は上記２つの場合について行なえばよいことになる
。次に図面を参照して本発明を詳細に説明する。

第４図は本発明の一実施例を示すプ。ック図である。参
照数字３は５１２ワード×３ビットのＲＯＭ、参照数字
１，４，５はフリップフロップおよび参照数字Ｚはシフ
トレジスタである。第４図のＲＯＭＩに書き込まれた内
容を第１表、第２表及び第３表に示す。第１表 第２表 第１表、第２表及び第３表において、記号ＯＦｎ‐，，
ｓｎ−，，Ｚｎ， Ｚｎ−，，×，ｙおよびｄｉは入力
ビットを示し、記号ＯＦｎ，ｓｎおよびｄ。

は出力ビットを示す。また、記号０／１は“０”でも“
１”でもよいことを示す。第１表はＭＳＤの位置を示す
タイミングパルスが“１”の時のＲＯＭ３の内容を示し
たものである。

出力ビットＯＦｎは、“１”の時には桁あふれを生じた
ことを示し、“０”の時には桁あふれを生じていないこ
とを示す。例えばＺｎ＝“０”，Ｚｎ−，＝“１”，ｘ
＝“０”およびｙ＝“０”の時は和ＺのＭＳＢはＺｎ＝
“０”であり、ＭＳＢより１ビット前のビットはＺｎ‐
，＝“１”であるから上述の第１の場合の桁あふれと見
なされて出力ビットＯＦｎ＝“１”となっている。また
、Ｚｎ＝“０”，Ｚｍ＝“０”，×＝“１”およびＹ＝
“１”の時は和ＺのＭＳＢはＺｎ＝“０”であり、この
時の入力×，ＹのＭＳＢはＸ＝“１”， Ｙ＝“１”と
なっているから上述の第２の場合の桁あふれと見なされ
て出力ビットＯＦｎ＝“１”となっている。出力ビット
ｓｎは、出力ビットＯＦｎが“１”の時のみ意味をもち
、桁あふれを生じない時の真の加算結果の符号と同一の
ものを出力する。例えば、上の例では、Ｚｎ＝“０”，
Ｚｎ‐，＝“１”，Ｘ＝“０”及びＹ＝“０”の時、桁
あふれを生じない時の真の加算結果は正であるからｓｎ
＝“０”となる。また、Ｚｎ＝“０”，Ｚｎ‐，＝“０
”，Ｘ＝“１”及びＹ：“１”の時、桁あふれを生じな
い時の真の加算結果は負であるからｓｎ＝“１’’とな
る。出力ビットｄ。は出力ビットＯＦｎが“０”の時は
入力ビットｄｉと同一であり、出力ビットＯＦｎが“１
”の時には入力ビットＳｎ−，と反対の内容になつてい
る。第２表は、ＭＳＢの位置を示すタイミングパルス及
びＭＳＢより２ビット前の位層を示すタイミングパルス
が共に“０”の時のＲＯＭ３の内容を示したものである
。

入力ビットＯＦｎ−，と出力ビットＯＦｎとは全く同一
の内容であり、入力ビットｓｎ‐，と出力ビットｓｎも
全く同一の内容である。さらに、出力ビットｄ。は、出
力ビットＯＦｎが“０”の時には入力ビットｄｉと同一
内容であり、出力ビットＯＦｎが“１”の時には入力ビ
ットｓｎ−，と反対の内容になっている。第３表は、Ｍ
ＳＢより２ビット前の位置を示すタイミングパルスが‘
‘１’’の時のＲＯＭ３の内容を示したものである。

入力ビットＯＦＭと出力ビットＯＦｎとは全く同一の内
容であるが、入力ビットｓｎ‐，と出力ビットｓｎとは
逆の内容になっている。また、出力ビットｄ。は出力ビ
ットＯＦｎが“０”の時には、入力ビットｄｉと同一内
容であり、出力ビットＯＦｎが“１”の時には入力ビッ
トｓｎ−，と同一の内容になっている。第１表、第２表
および第３表の入力ビットｘ，ｙ及びＺｎはそれぞれ第
４図の入力端子３００，４００および６００に現われる
。

また、入力ビットＯＦｍ，ｓｎ‐，，Ｚｎ−，およびｄ
ｉはそれぞれＲＯＭ３の入力４０，５０，１０および２
０に対応している。さらに、第１表、第２表および第３
表の出力ビットＯＦｎ，ｓｎおよびｄ。はそれぞれ第４
図の出力３０，３１および３２に対応している。第４図
において、端子１００及び２００‘こは、それぞれ、Ｍ
ＳＢの位置を示すタイミングパルスとＭＳＢより２ビッ
ト前の位置を示すタイミングパルスとが入力される。今
、３個の直列データＸ，ＹおよびＺのＭＳＢがそれぞれ
端子３００，４００および５０川こ入力された時には、
第１表に従い、ＲＯＭ３より読み出された出力ビットＯ
Ｆｎ，ｓｎおよびｄ。

が出力３０，３１および３２として生じる。出力ビット
ＯＦｎおよびｓｎに対応するＲＯＭ３の出力３０および
３１は、それぞれフリツプフロツプ４および５により１
ビット遅延された後帰還されてＲＯＭ３の入力４０（Ｏ
Ｆ町）および４０（ｓｎ−，）となる。ＭＳＢより２ビ
ット前の位置を示すタイミングパルスが“１”になるま
でＲＯＭ３は第２表に従い、出力ビットＯＦｍ ｓｎお
よびｄ。

を読み出す。次に、ＭＳＢより２ビット前の位置を示す
タイミングパルスが“１”の時には、ＲＯＭ３は第３表
に従い、出力ビットＯＦｍ ｓｎ及びｄ。を読み出す。
最後に、ＭＳＢより１ビット前の時点ではＲＯＭ３は第
２表に従い、出力ビットＯＦｎ，ｓｎ及びｄ。

を読み出す。ＲＯＭ３の謙出し操作は以上述べた動作を
繰り返す。

第３図のシフトレジスタ２は（Ｍ−１）ビットとする。
次に本発明の動作を具体例に説明する。

データ語長（Ｍ）を５ビットとし、次のような加算を考
える。但し、＄Ｂは最小重みビットを表わす。

上式において、カツコ内は左記の２進符号を１０進数で
表わしたものである。

上記の演算において、加算結果Ｚを６ビットで表わせば
、０１１，０１０（十３．２５）となり、真の加算結果
を得ることができるが、入力Ｘ，Ｙと同様Ｚも５ビット
で表示するために１１，０１０（一０．７５０）と見な
されてしまう。即ち、桁あふれが生じる。本発明を用い
て上式を演算すれば、次のようになる。

ＢＢからＭＳＢまでの５ビットに対応したビットをクロ
ツク０，１，２，３および４と名づける。時間的にはク
ロツク０，１，２，３，４の順に変化し、それらの繰り
返し‘こなる。クロック０〜クロツク３の間では第４図
のＲＯＭ３の出力ビットＯＦｎ，ｓｎおよびｄ。は前の
データの出力を読み出している。クロック４の時点にお
いて、桁あふれを起こしたか否か検出される。

この時、Ｚｎ＝“１”，Ｚｎ−，＝“１”，ｘ＝“０”
，ｙ＝“０”及びｄ‘＝“０”がそれぞれ第４図のＲＯ
Ｍ３の入力端子Ｃ，Ｄ，Ａ，８およびＥに入力され、第
１表に従いＯＦｎ＝“１”，ｓｎ＝“０”及びｄ。＝“
１”がそれぞれＲＯＭ３の出力３０，３１および３２に
与えられる。但し、第４図のシフトレジスタ２は４ビッ
トであるから、クロック４の時点では、ｄｉはＺのＬＳ
Ｂ、即ち、ｄｉ＝“０”となる。次に、クロツク０の時
点ではＯＦｎ−，＝“１”，ｓｎ‐，＝“０”及びｄｉ
＝“１”が入力され、第２表に従いＯＦｎ＝“１’’，
ｓｎ−，＝“０”及びｄ。＝“１”が出力される。クロ
ック１の時点では同様にＯＦｎ−，＝“１”，ｓ中＝“
０”及びｄｉ＝“０”が入力され、第２表に従い、ＯＦ
ｎ＝“１”，ｓｎ＝“０”及びｄ。＝“１”が出力され
る。クロツク２の時点ではＭＳＢよりも２ビット前であ
るからＯＦｎ−，＝“１”，ｓｎ−，＝“０”及びｄＦ
“１”が入力され、第３表に従いＯＦｎ＝“１”，ｓｎ
＝“１”及びｄ。＝“０”が出力される。クロツク３の
時点ではＯＦｎ−，＝“１’’，ｓｎ−，申“１’’及
びｄｉ＝“１”が入力され、第２表に従い、ＯＦｎ＝“
１”，ｓｎ＝“１”及びｄ。＝“０”が出力される。従
って、クロック４からクロック３までの間ｄｉは“１”
，“１”，“１”，“０”，“０”の順で第４図のＲＯ
Ｍ３の出力３２に与えられることになる。

従って、入力データＺの値は００，１１１（十０．８７
５）となり、桁あふれを訂正されて第４図の端子６００
に出力される。但し、出力されたデータは入力データＺ
に比べて４ビット（（Ｍ−１）ビット）遅延されて出力
される。また、第１表、第２表及び第３表より明らかな
ように、桁あふれを起こさない時には、ｄＦｄ。

となるから第３図の端子６００に加算結果Ｚがそのまま
４ビット遅れて出力される。第５図は第４図の回路動作
を説明するためのタイミングチャートである。

参照英字ａはＭＳＢの位置を示すタイミングパルス、参
照英字ｂはＭＳＢより２ビット前の位置を示すタイミン
グパルスである。参照英字ｃ，ｄ及びｅはそれぞれ上記
の例のデータＸ，Ｙ及びＺを示している。参照英字ｆは
データＺを１ビット遅延させたものであり、第４図のフ
リップフロップ１の出力１０を示している。参照英字ｇ
はデータＺを４ビット遅延させたものであり、第４図の
シフトレジスタ２の出力２０を示している。参照英字ｈ
，ｉおよびｉはそれぞれ第４図のＲＯＭ３の出力３０，
３１及び３２を示している。参照英字ｋはクロックを示
している。以上述べたように、本発明によればＲＯＭと
フリップフロップとシフトレジスタとを用いて簡単な回
路ハードウェア規模の小さい桁あふれ検出及び訂正回路
が提供できる。

【図面の簡単な説明】

第１図は従来の桁あふれ検出回路の一例を示す図、第２
図は従釆の桁あふれ訂正回路の一例を示す図、第３図は
第１図と第２図とを組合わせた従来の桁あふれ検出及び
訂正回路のブロック図、第４図は本発明の一実施例を示
すブロック図および第５図ａ〜ｋは第４図の回路動作を
説明する図である。 第４図において、１，４，５……フリップフロツプ、２
・・・・・・シフトレジスタ、３・・・・・・ＲＯＭ。 髪３図弟〆図 第２図 猪４図 猪Ｊ図

Claims (1)

【特許請求の範囲】
1. １ 加算すべき２個の直列データＸ及びＹと加算後の直
   列データＺ＿ｎと前記直列データＺ＿ｎを１ビツト遅延
   させた直列データＺ＿ｎ＿−＿１と第１のフリツプフロ
   ツプの出力ＯＦ＿ｎ＿−＿１と第２のフリツプフロツプ
   の出力ｓ＿ｎ＿−＿１と前記直列データＸ，ＹおよびＺ
   ＿ｎの極性表示ビツトの位置を示す第１のタイミングパ
   ルスと前記極性表示ビツトより２ビツト前の位置を示す
   第２のタイミングパルスと前記直列データＺ＿ｎを１デ
   ータ分遅延させた直列データとを入力とし前記直列デー
   タＺ＿ｎの桁あふれを示す出力ＯＦ＿ｎと前記直列デー
   タＺ＿ｎが桁あふれを起こした時に前記データＺ＿ｎを
   訂正するための出力ｓ＿ｎと前記直列データＺ＿ｎの桁
   あふれを訂正さした内容を表わす出力ｄ＿ｏとを生じる
   読出し専用メモリと、前記メモリの出力ＯＦ＿ｎを入力
   する前記第１のフリツプフロツプと、前記メモリの出力
   ｓ＿ｎを入力とする前記第２のフリツプフロツプとから
   構成されたことを特徴とする桁あふれ検出及び訂正回路
   。