JPS607816B2

JPS607816B2 - 桁あふれ検出及び訂正回路

Info

Publication number: JPS607816B2
Application number: JP52114845A
Authority: JP
Inventors: 晃金政; 尚坂口
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-09-22
Filing date: 1977-09-22
Publication date: 1985-02-27
Also published as: JPS5448136A

Description

【発明の詳細な説明】本発明は桁あふれ検出及び訂正回路に関する。

２次巡回形ディジタルフィルタ等において、加算器にお
いて生じる桁あふれはリミットサイクルと呼ばれる発振
現象を引き起す可能性があり問題となる。

このため、桁あふれ検出回路と桁あふれ訂正回路が必要
となる。以下の説明では、入出力データはすべて２の橘
数表示とし、最４・重みビット（以下ＬＳＢと略称）が
時間的に最初にくるような直列データ形式とする。

第１図は、従来から用いられている桁あふれ検出回路の
一例を示したものである。

端子１，２には加算すべき２つのデータが入力され、端
子３には加算後のデータが入力される。

さらに端子４には極性を表示するための符号ビット（以
下ＭＳＢと略称）の位置を示すパルスが入力される。加
算前の２個の入力データの符号（極性）が共に負（“１
”）でありかつ加算後のデータの符号が正ぐ０”）であ
る場合には、ＮＡＮＤ素子１０の出力は“１”となって
端子１０川こ出力され、負の桁あふれを起こしたことを
示す。

逆に、加算すべき２つの入力データの符号が共に正ぐ０
”）でありかつ加算後のデータの符号が負（“１”）で
ある場合には、ＮＡＮＤ素子２０の出力は“１”となっ
て端子２００に出力され、正の桁あふれを起こしたこと
を示す。

第２図は従来から用いられている桁あふれ訂正回路の一
例を示したものである。

端子１，２には正の桁あふれを検出した情報が入力され
端子３，４には負の桁あふれを検出した情報が入力され
る。

ここでは、第１図に示すような桁あふれ検出回路が２組
前段にあると想定している。また、端子５には絶対値が
最大の正の数が入力され、端子６には絶対値が最大の負
の数が与えられる。以上のような構成により桁あふれを
起こした場合、符号に応じた絶対値の最大数が端子８に
得られる。また、桁あふれを起こさない時には、端子７
に入力されたデータが、そのまま端子８に出力される。
第３図は第１図に示した桁あふれ検出回路と第２図に示
した桁あふれ訂正回路とを組合わせて構成した桁あふれ
検出及び訂正回路のブロック図である。

参照数字１川ま第１図に示した桁あふれ検出回路、参照
数字２０及び３０はフリップフロップ「参照数字４０は
正および負の最大数発生回路、参照数字５０は第２図に
示した桁あふれ検出回路および参照数字６０は１語長分
のシフトレジスタである。

第１図に示したように端子１，２には加算すべき２つの
データが入力され、端子３には加算後のデータが入力さ
れる。

また、正の桁あふれが起こった時、ＭＳＢの時点で端子
１１が“１”となり、負の桁あふれが起こった時ＭＳ
Ｂの時点で端子１２が“１”となる。従って、桁あふれ
を起こしたデータを訂正するためにはフリツプフロツプ
２０及び２１を用いて桁あふれを起したか否かの情報を
一語長（１データ）分保持しておく必要がある。さらに
加算後のデータはシフトレジスタ６川こ与えられ、１語
長分遅延させた出力６１と正および負の最大数発生回路
４０の出力４１及び４２とフリップフロップ３０の出力
３１とを桁あふれ訂正回路５０の入力とすれば、端子４
には桁あふれを訂正した出力データが得られる。以上述
べたように、従釆の桁あふれ検出回路及び桁あふれ訂正
回路には、ＳＳ１（スモール・サイズド・インチグレイ
テツド・サーキット）を用いられるためにＩＣの個数も
多く、ハードウェア規模の増大を招く欠点がある。本発
明の目的は桁あふれ検出回路と桁あふれ訂正回路を一体
化しその構成を簡単にした桁あふれ検出及び訂正回路を
提供することにある。

本発明の他の目的は回路規模の小さい桁あふれ検出及び
訂正回路を提供することにある。

本発明の桁あふれ検出及び訂正回路は８入力２出力の読
出し専用メモリ（以下ＲＯＭと略称）と、第１および第
２の２個のフリップフロップと、２−１セレクタと、シ
フトレジスタとを備え、加算すべき２個の直列データ×
及びＹと加算後の直列データＺｎと前記直列データＺｎ
を１ビット遅らせた直列データＺｎ−，と前記第１のフ
リツプフロップの出力ＯＦｎ−，と前記第２のフリップ
フロップの出力ｓｎ−，と前記直列データ×，Ｙおよび
Ｚｎの符号ビット（以下ＭＳＢと略称）の位置を示すタ
イミングパルスと前記ＭＳＢより２ビットの位置を示す
タイミングパルスとを前記ＲＯＭの８入力とし、桁あふ
れを示すＯＦｎと前記直列データＺｎが桁あふれを起こ
した時に前記データＺｎを訂正するための出力ｓｎを前
記ＲＯＭの２出力とし、前記桁あふれを示すＯＦｎと前
記ＲＯＭの出力ｓｎをそれぞれ前記第１および第２のフ
リツプフロップの入力とし、前記第２のフリップフロツ
プの出力ｓｎ−，と前記直列データＺｎを１データ分遅
らせた直列データとを前記２一１セレクタの２個の入力
とし、前記第１のフリップフロツプの出力ＯＦｎ一，を
前記２−１セレクタの選択信号入力とするように構成し
たことを特徴とする。

まず、本発明について説明する前に１語長のビット数と
桁あふれとの関係について簡単に述べる。

データ議長をＭビットとし、小数点以下（Ｍ−２）ビッ
トとして考える。

この場合、表示可能なデータ×の値は−２Ｓ×＜２とな
る。今、加算すべき２個のデータをＸ，Ｙ、また、それ
らの和のデータをＺとする。但し、Ｚ＝Ｘ＋Ｙであり、
×，Ｙ，Ｚ共にＭビットで表わすものとする。また、入
力データＸ，Ｙは一２ＳＸ＜２，一２ＳＹ＜２の範囲に
あるものとし、出力Ｚは−ＩＳＺ＜１の条件を満たすも
のとする。従って、Ｚは−４ミＺ＜４となり、一ＩＳＺ
＜１の条件を満たさないＺは桁あふれを起こしたものと
見なされる。従って、桁あふれが生じる場合は、次の２
通りに限定される。第１には、Ｚが−２ミＺ＜−１，１
ミＺ＜２の範囲にある場合である。

この時には、上位２ビットの一致、不一致を判定して桁
あふれを検出できる。また、その時の桁あふれを起さな
い真の符号はＺのＭＳＢに一致している。第２には、Ｚ
が−４ミＺ＜−２，２ミＺ＜４の範囲にある場合である
。

この時は、入力データＸ，Ｙが同符号の時にＺが異符号
になっていることから桁あふれを検出できる。また、そ
の時の桁あふれを起さない真の符号は入力データＸまた
はＹのＭＳＢに一致している。以上述べたように桁あふ
れは第１の場合と第２の場合とに限定されているから桁
あふれ検出及び桁あふれ訂正は上記２つの場合について
行なえばよいことになる。

次に図面を参照して本発明を詳細に説明する。

第４図は本発明の一実施例を示すブロック図である。参
照数字２は２５６ワード×２ビットのＲＯＭ、参照数字
１，３および４はフリップフロップ、参照数字５は２一
１セレク夕、参照数字６はシフトレジスタである。第４
図のＲＯＭ２に書き込まれた内容を第１表、第２表及び
第３表に示す。

第１表２表第３表第１表、第２表及び第３表において、記号ＯＦｈ−，，
ｓｎ−．，Ｚｎ，Ｚｎ一，，×およびｙは入力ビットを
示し、記号ＯＦｎ，ｓｎは出力ビットを示す。

また記号０／１は“０”でも“１”でもよいことを示す
。第１表はＭＳＢの位置を示すタイミングパルスが“１
”の時のＲＯＭ２の内容を示したものである。

出力ビットＯＦｎは、“１”の時には桁あふれを生じた
ことを示し“０”の時には桁あふれを生じてないことを
示す。

例えば、Ｚｎ＝“０”，Ｚｎ−，＝“１”，ｘ＝“０”
及びｙ＝“０”の時は和ＺのＭＳＢはＺｎ＝“０”であ
り、ＭＳＢより１ビット前のビットはＺｎ，＝“１”で
あるから上述の第１の場合の桁あふれと見なされて出力
ビットＯＦｎ＝“１”となっている。

また、Ｚｎ＝“０”，ｘ＝“１”及びｙ＝“１”の時は
和ＺのＭＳＢはＺｎ＝“０”でありこの時の入力Ｘ，Ｙ
のＭＳＢはｘ＝“１”及びｙ＝“１”となっているから
上述の第２の場合の桁あふれと見なされて、出力ビット
ＯＦｎ＝“１”となっている。出力ビットｓｎは出力ビ
ットＯＦｎが“１”の時のみ意味を持ち桁あふれを起こ
さない時の真の加算結果の符号と反対のものを出力する
。例えば、上の例ではＺｎ＝“０”，Ｚｎ−，一“１”
，ｘ＝“０”及びｙ＝“０”の時桁あふれを起さない時
の真の加算結果は正であるからＳｎ＝“１”となる。ま
た、Ｚｎ＝“０”，Ｚｎ一，＝‘‘０”，ｘ＝“１”及
びｙ＝“１”の時、桁あふれを起さない時の真の加算結
果は、負であるからｓｎ＝“０”となる。

出力ビットｓｎは桁あふれ訂正のために正しい加算結果
の符号に応じた最大数を発生するためのものである。

第２表は、ＭＳＢの位置を示すタイミングパルス及びＭ
ＳＢより２ビット前の位置を示すタイミングパルスが共
に“０”の時のＲＯＭ２の内容を示したものである。

入力ビットＯＦｎ‐，と出力ビットＯＦｎとは全く同一
内容であり入力ビットｓｎ−，と出力ビットｓｎを全く
同一内容である。第３表は、ＭＳＢより２ビット前の位
置を示すタイミングパルスが“１”の時のＲＯＭ２の内
容を示したものである。入力ビットＯＦｎ−，と出力ビ
ットＯＦｎとは全く同一内容であるが入力ビットｓｎ−
，と出力ビットｓｎは逆の内容となっている。第１表、
第２表及び第３表の入力ビットＺｎ，ｘ及びｙはそれぞ
れ第４図の入力端子３００，４００及び５００‘こ現わ
れる。

また、入力ビットＯＦｎ−，，ｓｎ−，及びＺｎ−，は
それぞれＲＯＭ２の入力３０，４０及び１川こ対応して
いる。さらに第１表、第２表及び第３表の出力ビットＯ
Ｆｎ及びｓｎはそれぞれ第３図の出力２１及び２２に対
応している。第４図において、端子１００及び２００に
はそれぞれＭＳＢの位置を示すタイミングパルスとが入
力される。

今、３個の直列データＺ，×，ＹのＭＳＢがそれぞれ端
子３００，４００および５００に入力された時には、第
１表に従いＲＯＭ２より読み出された出力ビットＯＦｎ
およびｓｎが出力２１，２２として生じる。

出力ビットＯＦｎおよびｓｎに対応するＲＯＭ２の出力
２１および２２は、それぞれフリップフロップ３および
４により１ビット遅延された後帰還されてＲＯＭ２の入
力３０（ＯＦｎ−，）および４０（ｓｎ−，）となる。
ＭＳＢより２ビット前の位置を示すタイミングパルスが
“１’’になるまでＲＯＭ２は、第２表に従い出力ビッ
トＯＦｎおよびｓｎを読み出す。

次に、ＭＳＢより２ビット前の位置を示すタイミングパ
ルスが“１”の時にはＲＯＭ２は第３表に従い出力ビッ
トＯＦｎ及びｓｎを読み出す。最後に、ＭＳＢより１ビ
ット前の時点では、ＲＯＭ２は第２表に従い出力ビット
ＯＦｎ及びｓｎを読み出す。ＲＯＭ２の読出し操作は、
以上述べた動作を繰り返す。

また、第４図の２−１セレク夕５は、フリツプフロツプ
３の出力ＯＦｎが“１”の時には、入力４０を選択し、
“０”の時には入力６０を選択する。参照数字６は１語
長（Ｍビット）のシフトレジス夕を示す。第５図は第４
図のブロックの動作を説明するためのタイミングチャー
トであり、参照英字ａはＭＳＢの位置を示すタイミング
パルス、参照英字ｂは加算すべき２つの入力×およびＹ
とそれらの和Ｚのおのおの１語長のタイミング位相とＭ
ＳＢの位置とを代表的に示したものである。

但し、ｓはＸおよびＹでは符号ビット（ＭＳＢ）とみな
されるが、Ｚでは不明である。また、ｓはｓを反転した
ものである。参照英字ｃおよびｄは第４図のＲＯＭ２の
出力ビットＳｎに対応する出力２２とフリツプフロツプ
４の出力４０（Ｓｎ一，）とをそれぞれ示している。参
照数字ｅはＭＳＢより２ビット前の位置を示すタイミン
グパルスを示している。参照数字ｆおよびｇは第４図の
ＲＯＭ２の出力ビットＯＦｎに対応する出力２１とフリ
ツブフロツプ３の出力３０（ＯＦｎ−，）とをそれぞれ
示している。従って、参照英字ｇのＯＦｎ−，を第４図
に示したように２一１セレクタ５の選択信号入力とする
ことにより参照数字ｂに示すタイミング位相にある前記
和Ｚ又は参照英字ｄのｓｎ−，のどちらかが選択されて
第４図の端子５川こ出力される。

次に本発明の動作を具体例を挙げて説明する。データ語
長Ｖｉを５ビットとし、次のような加算を考える。但し
、瓜Ｂは最小重みビットを表わす。

上式において、カッコ内は左記の２進符号を１０進数で
表わしたものである。

上記の演算において、加算結果Ｚを６ビットで表わせば
、０１１，０１０（十３．２５）となり真の加算結果が
得られるが、入力×，Ｙと同様にＺも５ビットで表示す
るために１１．０１０（一０．７５０）と見なされてし
まう。即ち桁あふれが生じる。本発明を用いて上式を演
算すれば、次のようになる。

山ＢからＭＳＢまでの５ビットに対応したビットをクロ
ツク０，１，２，３および４と名づける。クロック４の
時点において、桁あふれを起こしたか否かが検出なれる
。この時、Ｚｎ＝“１”，Ｚｎ−．＝“１”，ｘ＝“０
”及びｙ＝“０”がそれぞれ第４図のＲＯＭ２の入力端
子Ａ，Ｂ，ＣおよびＤに入力され、第１表に従いＯＦｎ
＝“１”およびｓｎ＝‘‘１”がそれぞれＲＯＭ２の出
力２１および２２として与えられる。次に、クロツク０
の時点ではＯＦｎ−，−“１”，ｓｎ−，＝“１”が入
力され、第２表に従いＯＦｎ＝“１”，ｓｎ＝“１”が
出力される。

クロック１の時点では、同機にＯＦｎ−，＝‘‘１”，
ｓｎ，＝“１”が入力され第２表に従いＯＦｎ＝“１”
，ｓｎ＝“１”が出力される。クロツク２の時点ではＭ
ＳＢよりも２ビット前であるからＯＦｎ，，ｓｎ−，が
入力され、第３表に従いＯＦｎ＝“１”，ｓｎ−，＝“
０”が出力される。従って、第５図のタイミングチャー
トにも示したように、クロツク４からクロツク３までＯ
Ｆｎ＝“１”となるからクロツク０からクロツク４まで
ＯＦｎ一，＝“１”となり、第４図の２一１セレクタ５
でフリップフロッブ４の出力４０を選択することになる
。また、フリツプフロツプ４の出力４０は、ｓｎ−，に
対応しているから“１”，“１”，“１”，“０”，“
０”の順で出力されることになる。従つて入力データＺ
の値は００．１１１（十０．８７５）と訂正され出力５
０となる。但し、出力されたデー外ま入力データＺに比
べて５ビット（Ｍビット）遅延されて出力される。以上
述べたように、本発明によれば、ＲＯＭとフリツプフロ
ツプと２−１セレクタとシフトレジスタとを用いて回路
が簡単でハードウェアの規模の小さな桁あふれ検出及び
訂正回路が提供できる。

【図面の簡単な説明】

第１図は従来の桁あふれ検出回路の一例を示す図、第２
図は従来の桁あふれ訂正回路の一例を示す図、第３図は
第１図及び第２図の回路を組合わせた従来の桁あふれ検
出及び訂正回路のブロック図、第４図は、本発明の一実
施例を示すブロック図および第５図ａ〜ｇは第４図の回
路の動作を説明するための図である。第４図において、１，３，４……フリツプフロツプ、２
・・・・・・ＲＯＭ、５・・・…２一１セレクタ、６”
“”シフトレジスタ。猪′図髪ぞ図努Ｊ図髪４図髪５図

Claims

【特許請求の範囲】

１加算すべき２個の直列データＸ及びＹと加算後の直
列データＺｎと前記直列データＺｎを１ビツト遅延させ
た直列データＺｎ−＿１と第１のフリツプフロツプの出
力ＯＦｎ−＿１と第２のフリツプフロツプの出力ｓｎ−
＿１と前記直列データＸ，ＹおよびＺの極性表示ビツト
の位置を示す第１のタイミングパルスと前記極性表示ビ
ツトより２ビツト前の位置を示す第２のタイミングパル
スとを入力とし前記直列データＺｎの桁あふれを示す出
力ＯＦｈと前記直列データＺｎが起あふれを起した時に
前記データＺｎを訂正するための出力ｓｎとを生じる読
出し専用メモリと、前記メモリの出力ＯＦｎを入力とす
る前記第１のフリツプフロツプと、前記メモリの出力ｓ
ｎを入力とする前記第２のフリツプフロツプと、前記第
１のフリツプフロツプの出力ＯＦｎ−＿１を選択信号と
し前記第２のフリツプフロツプの出力ｓｎ−＿１と前記
直列データＺｎを１データ分遅延させた直列データとを
２個の入力としそれらの入力のいずれかを選択する２−
１セレクタとから構成されたことを特徴とする桁あふれ
検出及び訂正回路。