JPH0621820A - サインマグニチュード出力装置 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル波形データを正側範囲と負側範囲に
分けて別々にＤ／Ａ変換を行い、その結果得られるアナ
ログ信号をアナログ回路で混合することによりクロス歪
み及びＳ／Ｎの優れた波形信号を出力するサインマグニ
チュード出力装置を、１系統のパラ／シリ変換器で実現
可能とすることを目的とする。 【構成】 演算器１０１は、波形データＸについて、そ
れが正ならそれをそのまま出力し、それが負ならその最
下位ビットの桁で値“１”を減算しその減算結果を出力
する。１個のパラ／シリ変換器１０２は、演算器１０１
から出力されるパラレル波形データＰＤＴの最上位ビッ
ト以外のビットからなるパラレル波形データをシリアル
波形データに変換する。その後、データ変換器１０３
は、シリアル波形データに対して論理演算を行い、第１
及び第２のＤ／Ａ変換器用の出力１及び出力２を生成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル波形データを
正側範囲と負側範囲に分けて別々にＤ／Ａ変換を行い、
その結果得られるアナログ信号をアナログ回路で混合す
ることによりクロス歪み及びＳ／Ｎの優れた波形信号を
出力するサインマグニチュード出力装置に関する。

【０００２】

【従来の技術】電子楽器においてデジタル楽音波形デー
タを楽音信号として発音する場合などのように、デジタ
ル波形データをアナログ波形信号として出力する場合
に、Ｄ／Ａ変換時の量子化ビット数を例えば１６ビット
から１７ビットに増加させたい場合に、１７ビットのＤ
／Ａ変換器を１個使用するより１６ビットのＤ／Ａ変換
器を２個使用した方が装置全体を安価に構成することが
できる。

【０００３】このように、デジタル波形データを２個の
Ｄ／Ａ変換器を使用して出力する方式として、サインマ
グニチュード出力方式と呼ばれる方式が知られている。
この方式は、アナログ波形信号におけるクロス歪みを低
減し、Ｓ／Ｎを向上させることができる。

【０００４】図８を用いてサインマグニチュード出力装
置の基本構成について説明する。図８において、デジタ
ルのパラレルデータである波形データは、まずサインマ
グニチュード演算回路８０１に入力される。ここでは、
パラレルの波形データが正側と負側の範囲に分けられ、
それぞれの範囲に対して後述するサインマグニチュード
演算が施される。サインマグニチュード演算が施された
正側と負側の波形データは、それぞれシリアルデータで
ある出力１及び出力２に変換され、それぞれＤ／Ａ変換
器（ＤＡＣ）８０２及び８０３へ出力される。

【０００５】Ｄ／Ａ変換器（ＤＡＣ）８０２、８０３
は、上述の各出力をそれぞれアナログ信号に変換し、可
変抵抗Ｒ１及び抵抗Ｒ３を介してオペアンプ８０４に出
力する。オペアンプ８０４では、抵抗Ｒ１の出力電圧値
（出力１に対応する）から抵抗Ｒ３の出力電圧値（出力
２に対応する）が減算されて波形信号が出力される。こ
こで、オペアンプ８０４の出力のゼロ点は、オペアンプ
８０４の増幅率と抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４によって
定まる。そのため、入力波形データの振幅値が“０”の
場合にオペアンプ８０４の出力が“０”になるように、
可変抵抗器Ｒ１の抵抗値が調整される。

【０００６】次に、図９の波形図を用いて図８のサイン
マグニチュード出力装置の動作原理について説明する。
まず、入力波形の０〜（＋ＭＡＸ）までの正側の範囲
（図９(a) のＡ）の値を表現するＮ＋１ビット（例えば
１７ビット）のデータのうち、ＭＳＢの符号ビットを除
いた下位Ｎビットは、図８のサインマグニチュード演算
回路８０１において、図９(b) のＡ′に示される最小値
（−ＭＡＸ）〜最大値（＋ＭＡＸ）までの範囲の値を表
現する符号ビットを含むＮビット（例えば１６ビット）
のデータに変換され、出力１として出力される。それと
共に、出力２として、図９(c) のＣに示される最小値
（−ＭＡＸ）を表現する符号ビットを含むＮビットのデ
ータが出力される。

【０００７】一方、入力波形の０〜（−ＭＡＸ）までの
負側の範囲（図９(a) のＢ）の値を表現するＮ＋１ビッ
ト（例えば１７ビット）のデータのうち、ＭＳＢの符号
ビットを除いた下位Ｎビットは、図８のサインマグニチ
ュード演算回路８０１において、図９(c) のＢ′に示さ
れる最小値（−ＭＡＸ）〜（＋ＭＡＸ）の範囲の値を表
現する符号ビットを含むＮビット（例えば１６ビット）
のデータに変換され、出力２として出力される。この場
合、波形の凹凸は逆にされるように変換がなされる。そ
れと共に、出力１として、図９(b) のＤに示される最小
値（−ＭＡＸ）を表現する符号ビットを含むＮビットの
データが出力される。

【０００８】上述の符号ビットを含むＮビットのデータ
である出力１と出力２は、それぞれＤ／Ａ変換器８０２
と８０３でＤ／Ａ変換される。そして、前述のようにオ
ペアンプ８０４において、図９(b) の出力１に対応する
アナログ信号から図９(c) の出力２に対応するアナログ
信号が減算され、図９(d) に示される出力波形が得られ
る。この出力波形のＳ／Ｎは、元のＮ＋１ビットの入力
波形がそのままＤ／Ａ変換された場合のＳ／Ｎと同じで
ある。

【０００９】以上示したように、波形データの負側の範
囲の値と正側の範囲の値を、それぞれ別々にＮビットの
Ｄ／Ａ変換器によりアナログ信号に変換した後、アナロ
グ回路によって合成することにより、波形データの負側
の範囲の値から正側の範囲の値までを１個のＮ＋１ビッ
トのＤ／Ａ変換器によりアナログデータに変換した場合
に比較して、装置全体を安価に構成することができる。

【００１０】また、上述のサインマグニチュード出力方
式では、入力波形のゼロ点がＤ／Ａ変換器におけるゼロ
点に対応しなくなるため、Ｄ／Ａ変換器のクロス歪みの
発生を抑制することができる。

【００１１】図１０は、図８のサインマグニチュード出
力装置におけるサインマグニチュード演算回路８０１の
従来例の基本構成図である。演算器１００１は、波形デ
ータの正負判定を行ない、正側の範囲と負側の範囲のそ
れぞれの範囲毎に、前述した図９(a) →(b) 、又は図９
(a) →(c) で示される変換動作を行ない、それぞれの変
換結果を正側用パラシリ変換器１００２及び負側用パラ
シリ変換器１００３に出力する。

【００１２】正側用パラシリ変換器１００２及び負側用
パラシリ変換器１００３は、それぞれパラレルデータで
ある変換出力をシリアルデータに変換し、図８の各Ｄ／
Ａ変換器８０２、８０３に出力する。

【００１３】

【発明が解決しようとする課題】しかし、上述した図８
のサインマグニチュード演算回路８０１に関する従来例
では、波形データを出力するために２系統のパラレル−
シリアル変換器が必要になるため、その回路の規模が大
きくなり、コストアップも招いてしまうという問題点を
有している。

【００１４】本発明の課題は、サインマグニチュード演
算を１系統のパラレル−シリアル変換器で実行可能とす
ることにある。

【００１５】

【課題を解決するための手段】本発明の第１の態様は、
以下の構成を有する。まず、所定数のビットからなる楽
音波形データなどの入力パラレル波形データについて、
その入力パラレル波形データが正の符号を有する場合に
はそれをそのまま出力し、その入力パラレル波形データ
が負の符号を有する場合にはそれからその最下位ビット
の桁で値“１”を減算しその減算結果を出力する演算手
段を有する。この手段は、汎用のプロセッサ又は専用の
ハードウエア回路によって実現される。

【００１６】次に、演算手段から出力されるパラレル波
形データの最上位ビット以外のビットからなるパラレル
波形データをシリアル波形データに変換するパラレル／
シリアル変換手段を有する。この手段は、例えば、並列
入力／直列出力タイプのシフトレジスタである。

【００１７】また、入力パラレル波形データが正の符号
を有する場合には、パラレル／シリアル変換手段から出
力されるシリアル波形データの各ビットのうち、入力パ
ラレル波形データの最上位ビットより１ビット下位のビ
ットに対応するビットについてはその値を反転して第１
の出力シリアル波形データとして出力し、そのビット以
外のビットはそのまま第１の出力シリアル波形データと
して順次出力し、入力パラレル波形データが負の符号を
有する場合には、第１の出力シリアル波形データとして
入力パラレル波形データの最上位ビットより１ビット下
位のビットに対応するビットが値“１”であってそのビ
ット以外のビットは値“０”である各ビットを順次出力
する第１の出力手段を有する。この手段は、例えば、入
力パラレル波形データの符号を示すその最上位ビットの
値と、パラレル／シリアル変換手段から出力されるシリ
アル波形データの各ビット位置を示すタイミング信号に
基づいて動作する論理回路により実現される。

【００１８】これと対で、入力パラレル波形データが負
の符号を有する場合には、パラレル／シリアル変換手段
から出力されるシリアル波形データの全ビットを順次反
転した後、その反転されたシリアル波形データの各ビッ
トのうち、入力パラレル波形データの最上位ビットより
１ビット下位のビットに対応するビットについてはその
値を反転して第２の出力シリアル波形データとして出力
し、そのビット以外のビットはそのまま第２の出力シリ
アル波形データとして順次出力し、入力パラレル波形デ
ータが正の符号を有する場合には、第２の出力シリアル
波形データとして入力パラレル波形データの最上位ビッ
トより１ビット下位のビットに対応するビットが値
“１”であってそのビット以外のビットは値“０”であ
る各ビットを順次出力する第２の出力手段を有する。こ
の手段は、例えば、第１の出力手段と同様の論理回路に
より実現される。

【００１９】更に、第１の出力シリアル波形データを第
１のアナログ波形信号に変換する第１のデジタル／アナ
ログ変換手段を有する。これと対で、第２の出力シリア
ル波形データを第２のアナログ波形信号に変換する第２
のデジタル／アナログ変換手段を有する。

【００２０】そして、第１のアナログ波形信号から第２
のアナログ波形信号を減算しその減算結果を出力アナロ
グ波形信号として出力するアナログ波形演算手段を有す
る。この手段は、例えば、演算増幅器によって実現され
る。

【００２１】次に、本発明の第２の態様は、以下の構成
を有する。まず、所定数のビットからなる楽音波形デー
タなどの入力パラレル波形データについて、その入力パ
ラレル波形データが正の符号を有する場合にはそれをそ
のまま出力し、その入力パラレル波形データが負の符号
を有する場合にはその負の入力パラレル波形データの符
号を反転しそれと同じ振幅を有する正の符号を有するパ
ラレル波形データを演算し出力する演算手段を有する。
この手段は、汎用のプロセッサ又は専用のハードウエア
回路によって実現される。

【００２２】次に、演算手段から出力されるパラレル波
形データの最上位ビット以外のビットからなるパラレル
波形データをシリアル波形データに変換するパラレル／
シリアル変換手段を有する。

【００２３】また、パラレル／シリアル変換手段から出
力されるシリアル波形データの各ビットのうち、入力パ
ラレル波形データの最上位ビットより１ビット下位のビ
ットに対応するビットについてはその値を反転して出力
し、そのビット以外のビットはそのまま順次出力する論
理演算手段を有する。

【００２４】更に、入力パラレル波形データが正の符号
を有する場合には、第１の出力シリアル波形データとし
て論理演算手段から出力されるシリアル波形データの各
ビットを順次出力し、入力パラレル波形データが負の符
号を有する場合には、第１の出力シリアル波形データと
して入力パラレル波形データの最上位ビットより１ビッ
ト下位のビットに対応するビットが値“１”であってそ
のビット以外のビットは値“０”である各ビットを順次
出力する第１の出力手段を有する。

【００２５】これと対で、入力パラレル波形データが正
の符号を有する場合には、第２の出力シリアル波形デー
タとして入力パラレル波形データの最上位ビットより１
ビット下位のビットに対応するビットが値“１”であっ
てそのビット以外のビットは値“０”である各ビットを
順次出力し、入力パラレル波形データが負の符号を有す
る場合には、第２の出力シリアル波形データとして論理
演算手段から出力されるシリアル波形データの各ビット
を順次出力する第２の出力手段を有する。

【００２６】そして、本発明の第１の態様と同様の第１
及び第２のデジタル／アナログ変換手段と、アナログ波
形演算手段とを有する。

【００２７】

【作用】サインマグニチュード演算では、入力パラレル
波形データが負の符号を有する場合に、その負の入力パ
ラレル波形データの符号を反転しそれと同じ振幅を有す
る正の符号を有するパラレル波形データを演算する処理
が必要であるが、本発明の第１の態様では、上述の演算
の一部である負の入力パラレル波形データについてその
最下位ビットの桁で値“１”を減算しその減算結果を出
力する演算を、パラレル／シリアル変換処理の前に行う
ことにより、また、本発明の第２の態様では、上述の演
算の全部をパラレル／シリアル変換処理の前に行うこと
により、サインマグニチュード演算のための構成におい
て必要なパラレル／シリアル変換手段の数を１個にする
ことができる。

【００２８】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。 ＜実施例の構成＞まず、サインマグニチュード出力装置
の基本構成は、前述した図８と同様であり、その動作原
理も前述した図９と同様である。

【００２９】次に、図１は、本発明による図８のサイン
マグニチュード演算回路８０１の実施例のブロック図で
ある。図１において、まず、パラレルのデジタルデータ
として入力される波形データＸは、演算器１０１で、そ
の波形の振幅の正負が判定される。その振幅が負である
と判定された波形データＸについては、後述する理由に
より、そのデータの最下位ビットの桁で値“１”が減算
される。

【００３０】次に、波形データＸが演算器１０１で処理
された結果得られるパラレルデータＰＤＴは、パラレル
−シリアル変換器（以後、パラシリ変換器と呼ぶ）１０
２でシリアルデータに変換され、更に、データ変換器１
０３によって、後述するようにデータ変換される。その
結果、図９(b) 、及び(c) に示す出力１、出力２が、図
８のＤ／Ａ変換器８０２、８０３へそれぞれ出力され
る。

【００３１】図２は、図１のパラシリ変換器１０２とデ
ータ変換器１０３の部分の回路構成図であり、パラシリ
変換器１０２以外の部分は、図１のデータ変換器１０３
に対応する。なお、図１の演算器１０１は、図２のパラ
シリ変換器１０２と、Ｄフリップフロップ（ＤＦＦ）２
０１の手前に設けられるが、汎用のマイクロプロセッサ
で実現されるため、特には図示されていない。

【００３２】まず、波形データＸが図１の演算器１０１
で処理された結果出力されるパラレルデータＰＤＴのＭ
ＳＢ（最上位ビット）は、ＤＦＦ２０１に取り込まれ
る。一方、パラレルデータＰＤＴの上述の（ＭＳＢ−
１）ビット目以下のＮビットからなるデータは、パラシ
リ変換器１０２でシリアルデータに変換され、出力Ｙと
して順次出力される。

【００３３】ＤＦＦ２０１の出力は、ノア回路（ＮＯ
Ｒ）２０３及びインバータ２０５に入力し、パラシリ変
換器１０２からのシリアルデータ出力Ｙは、インバータ
２０２及びＮＯＲ２０６に入力する。

【００３４】ＮＯＲ２０３の出力Ｚは、排他論理和回路
（ＥＯＲ）２０４に入力し、ＮＯＲ２０６の出力Ｗは、
ＥＯＲ２０７に入力する。サインマグニチュード演算回
路８０１内の特には図示しない信号発生回路からは、Ｄ
ＦＦ２０１にクロックＭＳＢＣＫが入力し、パラシリ変
換器１０２に制御信号ＬＤＢとクロックＰＳＣＫが入力
し、ＥＯＲ２０４、２０７に制御信号ＭＳＢＩＮＶが入
力する。 ＜実施例の動作＞以上説明した図１及び図２の構成を有
する本発明の実施例の動作について、図３の動作フロー
チャートに沿って説明する。なお、図３の動作フローチ
ャートは、図１及び図２の各部分が実行する動作として
実現される。

【００３５】まず、波形データＸの１サンプル分（Ｎ＋
１ビット）がサインマグニチュード演算回路８０１内の
演算器１０１へ入力される（ステップＳ３０１）。次
に、演算器１０１において、その波形データＸの符号の
正負が、そのＭＳＢ（最上位ビット）の符号により判定
される（ステップＳ３０２）。

【００３６】ステップＳ３０２での判定の結果、波形デ
ータＸの符号が正（ＭＳＢ＝０）の場合は、演算器１０
１は、波形データＸをそのままパラレルデータＰＤＴと
して出力する。

【００３７】ステップＳ３０２での判定の結果、波形デ
ータＸの符号が負（ＭＳＢ＝１）の場合は、演算器１０
１は、波形データＸの最下位ビットの桁で値“１”を減
算し、その減算結果をパラレルデータＰＤＴとして出力
する（ステップＳ３０３）。次に、パラレルデータＰＤ
ＴのＭＳＢは、図４の動作タイミングチャートに示され
るように、ＭＳＢの出力タイミングを示すクロックＭＳ
ＢＣＫの立ち上がりのタイミングで、他のビットから分
離されてＤＦＦ２０１に取り込まれる（ステップＳ３０
４）。従って、ＤＦＦ２０１からは、ＭＳＢが正の場合
には“０”が、負の場合には“１”が、それぞれ出力さ
れる。このＤＦＦ２０１の出力値に応じて、パラレルデ
ータＰＤＴの（ＭＳＢ−１）ビット目以下の（ＭＳＢ−
１）、（ＭＳＢ−２）、・・・、（ＭＳＢ−Ｎ）のＮビ
ットのデータに対して実行される後述するデータ変換動
作が制御される。

【００３８】一方、パラレルデータＰＤＴの上述の（Ｍ
ＳＢ−１）ビット目以下のＮビットからなるデータは、
パラシリ変換器１０２でシリアルデータに変換される
（ステップＳ３０５）。即ち、パラシリ変換器１０２
は、図４の動作タイミングチャートに示されるように、
制御信号ＬＤＢがローレベルである期間内のクロックＰ
ＳＣＫの立ち上がりタイミングで、パラレルデータＰＤ
Ｔの（ＭＳＢ−１）ビット目以下のＮビットを同時に取
り込み、その後の制御信号ＬＤＢがハイレベルの期間内
のクロックＰＳＣＫの各立ち上がりタイミングで、上述
の取り込んだデータの各ビットを順次シリアルデータ出
力Ｙとして出力する。

【００３９】なお、上述のビット数Ｎは、図８のＤ／Ａ
変換器８０２、８０３での変換ビット数に等しい。この
ように、パラシリ変換器１０２からは、パラレルデータ
ＰＤＴのＭＳＢビット目以下ではなく、（ＭＳＢ−１）
ビット目以下のデータがシリアルデータとして出力され
る。

【００４０】次に、パラシリ変換器１０２のデータ出力
Ｙは、パラレルデータＰＤＴのＭＳＢの符号を示すＤＦ
Ｆ２０１の出力と制御信号ＭＳＢＩＮＶの値に応じて、
以下に示すようにして、ＮＯＲ回路２０３と２０６の各
出力Ｚ、Ｗ及びＥＸＯＲ２０４、２０７の各出力である
出力１と出力２に変換される。ここで、図５は、そのと
きの各信号の状態を示す真理値表である。波形データＸの符号が正の場合の動作 まず、符号が正である波形データＸに対しては、図３の
ステップＳ３０２→Ｓ３０４の処理ルートとして示され
るように、図１の演算器１０１では何も処理されず、そ
のままパラレルデータＰＤＴとして演算器１０１から出
力された後、図３のステップＳ３０６に相当する処理が
なされる。

【００４１】パラレルデータＰＤＴの符号が正の場合に
はＤＦＦ２０１の出力が“０”となる。この場合、ＮＯ
Ｒ２０３は、インバータとして機能する。従って、イン
バータ２０２とＮＯＲ２０３とで、パラシリ変換器１０
２からのシリアルデータ出力Ｙを単に通過させる回路と
なり、ＮＯＲ２０３の出力Ｚは、図５(a) 〜(d) に示さ
れるように、出力Ｙと同じになる。

【００４２】そして、パラレルデータＰＤＴの（ＭＳＢ
−１）ビット目に対応するシリアルデータＹが出力され
ているタイミングでは、前述したように制御信号ＭＳＢ
ＩＮＶが“１”となるため（図３参照）、ＥＯＲ２０４
はインバータとして機能する。従って、符号が正である
パラレルデータＰＤＸの（ＭＳＢ−１）ビット目に対応
するシリアルデータＹが出力されるタイミングでは、イ
ンバータ２０２、ＮＯＲ２０３、及びＥＯＲ２０４から
なる回路部分は全体としてインバータとして機能し、出
力１として、図５(a),(b) に示されるように、上述の
（ＭＳＢ−１）ビット目が反転された信号が出力され
る。

【００４３】また、パラレルデータＰＤＴの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力されているタイミングでは、前述したように制御
信号ＭＳＢＩＮＶが“０”となるため（図３参照）、Ｅ
ＯＲ２０４は信号を単に通過させる回路となる。従っ
て、符号が正であるパラレルデータＰＤＸの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力されるタイミングでは、インバータ２０２、ＮＯ
Ｒ２０３、及びＥＯＲ２０４からなる回路部分は全体と
して単に信号を通過させる回路となり、出力１として、
図５(c),(d) に示されるように、上述の（ＭＳＢ−２）
ビット目以下の各ビットがそのまま出力される。

【００４４】一方、パラレルデータＰＤＴの符号が正で
ＤＦＦ２０１の出力が“０”の場合には、インバータ２
０５の出力は“１”となり、ＮＯＲ２０６の出力Ｗは、
図５(a) 〜(d) に示されるように、常に“０”となる。

【００４５】従って、パラレルデータＰＤＴの（ＭＳＢ
−１）ビット目に対応するシリアルデータＹが出力され
制御信号ＭＳＢＩＮＶが“１”となるタイミングでは、
ＥＯＲ２０７からの出力２は、図５(a),(b) に示される
ように、“１”となる。

【００４６】また、パラレルデータＰＤＴの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力され制御信号ＭＳＢＩＮＶが“０”となるタイミ
ングでは、ＥＯＲ２０７からの出力２は、図５(a),(b)
に示されるように、“０”となる。

【００４７】以上の動作をまとめると、次のようにな
る。今、波形データＸは、図９(a) に示したように、
（−ＭＡＸ）≦Ｘ＜（＋ＭＡＸ）の範囲の値をとり得る
とし、各値は、ＭＳＢの符号ビットを含めてＮ＋１ビッ
ト（例えば１７ビット）で表現されるとする。

【００４８】そして、波形データＸの符号が正でそのＭ
ＳＢが“０”である場合には、波形データＸは、図９
(a) のＡに示されるように、０≦Ｘ＜（＋ＭＡＸ）の範
囲の値をとり得る。そして、（ＭＳＢ−１）ビット目が
“０”から“１”に変化すると、波形データＸの値の範
囲は、（＋ＭＡＸ／２未満）から（＋ＭＡＸ／２以上）
に変化する。

【００４９】従って、ＭＳＢが分離された後に、（ＭＳ
Ｂ−１）ビット目が“０”の場合には、それが“１”に
反転されて符号ビットとされ、（ＭＳＢ−２）ビット目
以下の各ビットはそのまま出力されることにより、波形
データＸの０≦Ｘ＜（＋ＭＡＸ／２）の範囲の値を表現
するＮ＋１ビットのデータのうち、ＭＳＢの符号ビット
を除いた下位Ｎビットは、（−ＭＡＸ）≦Ｘ＜０の範囲
の値を表現する符号ビットを含むＮビット（例えば１６
ビット）のデータに変換される。

【００５０】同様に、ＭＳＢが分離された後に、（ＭＳ
Ｂ−１）ビット目が“１”の場合には、それが“０”に
反転されて符号ビットとされ、（ＭＳＢ−２）ビット目
以下の各ビットはそのまま出力されることにより、波形
データＸの（＋ＭＡＸ／２）≦Ｘ＜（＋ＭＡＸ）の範囲
の値を表現するＮ＋１ビットのデータのうち、ＭＳＢの
符号ビットを除いた下位Ｎビットは、０≦Ｘ＜（＋ＭＡ
Ｘ）の範囲の値を表現する符号ビットを含むＮビットの
データに変換される。

【００５１】上述のように、波形データＸの正側の範囲
（図９(a) のＡ）の値を表現するＮ＋１ビットのデータ
のうち、ＭＳＢの符号ビットを除いた下位Ｎビットは、
図９(b) のＡ´で示される範囲の値を表現する符号ビッ
トを含むＮビットのデータに変換されて、出力１として
出力される。この場合、波形データＸのＮ＋１ビットの
データのうち、ＭＳＢの符号ビットを除いた下位Ｎビッ
トにより表現される情報は、出力１を表現する符号ビッ
トを含むＮビットにより表現される情報としてそのまま
保存され、また、ＭＳＢの符号ビットにより表現される
情報は、出力１を選択するための情報として保存され
る。従って、上述の変換動作において、元の波形データ
Ｘの情報量は失われていない。

【００５２】上述の変換動作と共に、出力２としては、
（ＭＳＢ−１）ビット目が符号ビット“１”とされ、
（ＭＳＢ−２）ビット目以下の各ビットは“０”として
出力されることにより、最小値（−ＭＡＸ）が符号ビッ
トを含むＮビットのデータとして出力される（図９(c)
のＣ）。波形データＸの符号が負の場合の動作 次に、符号が負である波形データＸに対しては、図３の
ステップＳ３０２→Ｓ３０３→Ｓ３０４の処理ルートと
して示されるように、図１の演算器１０１において、波
形データＸの最下位ビットの桁で値“１”が減算され、
その減算結果がパラレルデータＰＤＴとして出力され
る。

【００５３】パラレルデータＰＤＴの符号が負の場合に
はＤＦＦ２０１の出力が“１”となる。この場合、ＮＯ
Ｒ２０６はインバータとして機能し、ＮＯＲ２０６の出
力Ｗは、図５(e) 〜(f) に示されるように、パラシリ変
換器１０２からのシリアルデータ出力Ｙが反転されたも
のになる（ステップＳ３０７）。

【００５４】以上の演算器１０１における減算動作とＮ
ＯＲ２０６における全ビットの反転動作によって、符号
が負の波形データＸの値をそれと絶対値が等しい正の値
に変換する動作が実現される。

【００５５】上述の動作の後、図３のステップＳ３０８
に相当する処理がなされる。まず、パラレルデータＰＤ
Ｔの（ＭＳＢ−１）ビット目に対応するシリアルデータ
Ｙが出力されているタイミングでは、前述のように制御
信号ＭＳＢＩＮＶが“１”となるため（図３参照）、Ｅ
ＯＲ２０７はインバータとして機能する。従って、符号
が負であるパラレルデータＰＤＸの（ＭＳＢ−１）ビッ
ト目に対応するシリアルデータＹが出力されるタイミン
グでは、出力２として、図５(a),(b)に示されるよう
に、シリアルデータＹに対応するＮＯＲ２０６の出力Ｗ
が更に反転された信号が出力される。

【００５６】また、パラレルデータＰＤＴの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力されているタイミングでは、前述したように制御
信号ＭＳＢＩＮＶが“０”となるため（図３参照）、Ｅ
ＯＲ２０７は信号を単に通過させる回路となる。従っ
て、符号が負であるパラレルデータＰＤＸの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力されるタイミングでは、出力２として、図５(g),
(h) に示されるように、ＮＯＲ２０６の出力Ｗがそのま
ま出力される。一方、パラレルデータＰＤＴの符号が負
でＤＦＦ２０１の出力が“１”の場合には、ＮＯＲ２０
３の出力Ｚは、図５(e) 〜(h) に示されるように、常に
“０”となる。

【００５７】従って、パラレルデータＰＤＴの（ＭＳＢ
−１）ビット目に対応するシリアルデータＹが出力され
制御信号ＭＳＢＩＮＶが“１”となるタイミングでは、
ＥＯＲ２０４からの出力１は、図５(e),(f) に示される
ように、“１”となる。

【００５８】また、パラレルデータＰＤＴの（ＭＳＢ−
２）ビット目以下のビットに対応するシリアルデータＹ
が出力され制御信号ＭＳＢＩＮＶが“０”となるタイミ
ングでは、ＥＯＲ２０４からの出力１は、図５(g),(h)
に示されるように、“０”となる。

【００５９】以上の動作をまとめると、次のようにな
る。今、波形データＸは、図９(a) に示したように、
（−ＭＡＸ）≦Ｘ＜（＋ＭＡＸ）の範囲の値をとり得る
とし、各値は、ＭＳＢの符号ビットを含めてＮ＋１ビッ
ト（例えば１７ビット）で表現されるとする。

【００６０】そして、波形データＸの符号が負でそのＭ
ＳＢが“１”である場合には、波形データＸは、図９
(a) のＢに示されるように、（−ＭＡＸ）≦Ｘ＜０の範
囲の値をとり得る。

【００６１】そして、（ＭＳＢ−１）ビット目が“１”
から“０”に変化すると、元のデータ値は、（−ＭＡＸ
／２より大）から（−ＭＡＸ／２以下）に変化する。従
って、演算器１０１によって−１され、ＭＳＢが分離さ
れると共に（ＭＳＢ−１）ビット目以下の全ビットが反
転された後に、元の波形データＸの（ＭＳＢ−１）ビッ
ト目が“０”の場合には、上述の反転された（ＭＳＢ−
１）ビット目の“１”が更に“０”に反転されて符号ビ
ットとされ、上述の反転された（ＭＳＢ−２）ビット目
以下の各ビットはそのまま出力されることにより、波形
データＸの０＞Ｘ＞（−ＭＡＸ／２）の範囲の値を表現
するＮ＋１ビットのデータのうち、ＭＳＢの符号ビット
を除いた下位Ｎビットは、波形の凹凸が反転されながら
（−ＭＡＸ）＜Ｘ＜０の範囲の値を表現する符号ビット
を含むＮビット（例えば１６ビット）のデータに変換さ
れる。

【００６２】同様に、演算器１０１によって−１され、
ＭＳＢが分離されると共に（ＭＳＢ−１）ビット目以下
の全ビットが反転された後に、元の波形データＸの（Ｍ
ＳＢ−１）ビット目が“１”の場合には、上述の反転さ
れた（ＭＳＢ−１）ビット目の“０”が更に“１”に反
転されて符号ビットとされ、上述の反転された（ＭＳＢ
−２）ビット目以下の各ビットはそのまま出力されるこ
とにより、波形データＸの（−ＭＡＸ／２）≧Ｘ≧（−
ＭＡＸ）の範囲の値を表現するＮ＋１ビットのデータの
うち、ＭＳＢの符号ビットを除いた下位Ｎビットは、波
形の凹凸が反転されながら０≦Ｘ≦（＋ＭＡＸ）の範囲
の値を表現する符号ビットを含むＮビットのデータに変
換される。

【００６３】上述のように、波形データＸの負側の範囲
（図９(a) のＢ）の値を表現するＮ＋１ビットのデータ
のうち、ＭＳＢの符号ビットを除いた下位Ｎビットは、
波形の凹凸が反転されながら、図９(c) のＢ´で示され
る範囲の値を表現する符号ビットを含むＮビットのデー
タに変換されて、出力２として出力される。この場合も
波形データＸの正側に対する処理の場合と同様、波形デ
ータＸのＮ＋１ビットのデータのうち、ＭＳＢの符号ビ
ットを除いた下位Ｎビットにより表現される情報は、出
力２を表現する符号ビットを含むＮビットにより表現さ
れる情報としてそのまま保存され、また、ＭＳＢの符号
ビットにより表現される情報は、出力２を選択するため
の情報として保存される。従って、上述の変換動作にお
いて、元の波形データＸの情報量は失われていない。

【００６４】上述の変換動作と共に、出力１としては、
（ＭＳＢ−１）ビット目が符号ビット“１”とされ、
（ＭＳＢ−２）ビット目以下の各ビットは“０”として
出力されることにより、最小値（−ＭＡＸ）が符号ビッ
トを含むＮビットのデータとして出力される（図９(b)
のＤ）。具体例 図６は以上のようにして、サインマグニチュード演算回
路８０１でデータ変換される前の波形データＸと変換後
の出力１又は出力２の例を示した図である。この例で
は、説明の簡単のため、変換前の波形データＸのビット
数Ｎ＋１は６ビット、変換後の出力１又は出力２のビッ
ト数Ｎは５ビットである。

【００６５】例えば、波形データＸの値が＋５（１０進
表示）である場合、その２進数表示は“０１０１．０
０”であり、ＭＳＢは“０”である。この波形データＸ
は、演算器１０１からそのままパラレルデータＰＤＴと
して出力される。

【００６６】なお、“．”は整数部と小数部の境界を示
しているが、この小数点の位置はＤ／Ａ変換器の特性に
依存する便宜的なものである。この場合、図２のパラシ
リ変換器１０２には、パラレルデータＰＤＴ“０１０
１．００”のうち、ＭＳＢの“０”を除いたデータ“１
０１．００”が出力される。従って、パラシリ変換器１
０２からは、シリアルデータ出力Ｙとして、“１”、
“０”、“１”、“０”、そして“０”が、順次出力さ
れる。

【００６７】図５の真理値表に従って、出力１のデータ
を求めると、上記出力Ｙのデータ“１０１．００”のう
ち、波形データＸの（ＭＳＢ−１）ビット目に対応する
最初の“１”は、制御信号ＭＳＢＩＮＶの“１”に基づ
いて“０”に反転され、出力１として出力される。ま
た、波形データＸの（ＭＳＢ−２）ビット目以下のデー
タ列“０１．００”は、制御信号ＭＳＢＩＮＶの“０”
に基づいて“０１．００”のまま出力１として出力され
る。この結果、波形データＸの値＋５．０（“０１０
１．００”）は、出力１の値＋２（“００１０．０”）
に変換される。なお、小数点の位置は、出力１が入力さ
れるＤ／Ａ変換器８０２（図８参照）に合わせて決定さ
れる。

【００６８】なお、上述の場合、出力２としては、（Ｍ
ＳＢ−１）ビット目のみ“１”で、（ＭＳＢ−２）ビッ
ト目以下の各ビットは“０”であるデータ“１０００．
０”＝−８（１０進表示）、即ち、（−ＭＡＸ）が出力
される。

【００６９】また、波形データＸの値が−７（１０進表
示）である場合、その２進数表示は“１００１．００”
であり、ＭＳＢは“１”である。従って、演算器１０１
は、波形データＸ＝“１００１．００”の最下位ビット
の桁で値“１”を減算する。この結果、演算器１０１か
ら出力されるパラレルデータＰＤＴは、“１０００．１
１”＝−７．２５（１０進表示）となる。

【００７０】この場合、図２のパラシリ変換器１０２に
は、パラレルデータＰＤＴ“１０００．１１”のうち、
ＭＳＢの“１”を除いたデータ“０００．１１”が出力
される。従って、パラシリ変換器１０２からは、シリア
ルデータ出力Ｙとして、“０”、“０”、“０”、
“１”、そして“１”が、順次出力される。

【００７１】図５の真理値表に従って、出力１のデータ
を求めると、上記出力Ｙのデータ“０００．１１”のう
ち、波形データＸの（ＭＳＢ−１）ビット目に対応する
最初の“０”は、まず、ＮＯＲ２０６（図２参照）で
“１”に反転された後、制御信号ＭＳＢＩＮＶの“１”
に基づいて更に“０”に反転され、出力２として出力さ
れる。また、波形データＸの（ＭＳＢ−２）ビット目以
下のデータ列“００．１１”は、ＮＯＲ２０６（図２参
照）で“１１．００”に反転された後、制御信号ＭＳＢ
ＩＮＶの“０”に基づいて“１１．００”のまま出力２
として出力される。この結果、波形データＸの値−７．
０（“１００１．００”）は、出力２の値＋６．０
（“０１１０．０”）に変換される。なお、この場合
も、小数点の位置は、出力２が入力されるＤ／Ａ変換器
８０３（図８参照）に合わせて決定される。

【００７２】なお、上述の場合、出力１としては、（Ｍ
ＳＢ−１）ビット目のみ“１”で、（ＭＳＢ−２）ビッ
ト目以下の各ビットは“０”であるデータ“１０００．
０”＝−８（１０進表示）、即ち、（−ＭＡＸ）が出力
される。

【００７３】図７はサインマグニチュード演算方式によ
る変換前後の波形を示した図で、図６に対応する。図７
において、Ａ、Ａ′、Ｂ、Ｂ′、Ｃ、Ｄは、それぞれ図
９の同じ記号が付された範囲に対応している。

【００７４】以上説明したように、本発明の実施例で
は、図２の１個のパラシリ変換器１０２と、ＤＦＦ２０
１、インバータ２０２、２０５、ＮＯＲ２０３、２０
６、及びＥＯＲ２０４、２０７などからなる簡単なデー
タ変換器１０３によって、サインマグニチュード演算回
路の主要部を構成することができる。 ＜他の実施例＞以上の実施例では、図１の演算器１０１
は、汎用のマイクロプロセッサによって実現されている
が、専用のハードウエア回路によって実現されてもよ
い。

【００７５】また、更に他の実施例として次のような構
成が実現されてもよい。即ち、まず、図１の演算器１０
１は、波形データＸについて、そのＭＳＢが“０”の場
合にはそれをそのまま出力し、ＭＳＢが“１”の場合に
は波形データＸの符号を反転しそれと同じ振幅を有する
正の符号を有するパラレルデータＰＤＴを演算し出力す
る。

【００７６】パラシリ変換器１０２は、演算器１０１か
ら出力されるパラレルデータＰＤＴの（ＭＳＢ−１）ビ
ット目以下のビットからなるデータをシリアルデータに
変換する。

【００７７】データ変換器１０３内の論理演算回路は、
パラ／シリ変換器１０２から出力されるシリアルデータ
の各ビットのうち、波形データＸの（ＭＳＢ−１）ビッ
ト目に対応するビットについてはその値を反転して出力
し、（ＭＳＢ−２）ビット目以下のビットに対応するビ
ットはそのまま順次出力する。

【００７８】データ変換器１０３内の第１の出力回路
は、波形データＸのＭＳＢが“０”の場合には、出力１
として前述の論理演算回路から出力されるシリアルデー
タの各ビットを順次出力し、波形データＸのＭＳＢが
“１”の場合には、出力１として波形データＸの（ＭＳ
Ｂ−１）ビット目に対応するビットが値“１”であって
波形データＸの（ＭＳＢ−２）ビット目以下のビットに
対応するビットは値“０”である各ビットを順次出力す
る。

【００７９】データ変換器１０３内の第２の出力回路
は、波形データＸのＭＳＢが“０”の場合には、出力２
として波形データＸの（ＭＳＢ−１）ビット目に対応す
るビットが値“１”であって波形データＸの（ＭＳＢ−
２）ビット目以下のビットに対応するビットは値“０”
である各ビットを順次出力し、波形データＸのＭＳＢが
“１”の場合には、出力２として前述の論理演算回路か
ら出力されるシリアルデータの各ビットを順次出力す
る。

【００８０】このような構成を有する実施例により、前
述した実施例（図２参照）と同様の効果を、１個のパラ
／シリ変換器１０２のみで実現できる。

【００８１】

【発明の効果】サインマグニチュード演算では、入力パ
ラレル波形データが負の符号を有する場合に、その負の
入力パラレル波形データの符号を反転しそれと同じ振幅
を有する正の符号を有するパラレル波形データを演算す
る処理が必要であるが、本発明の第１の態様によれば、
上述の演算の一部である負の入力パラレル波形データに
ついてその最下位ビットの桁で値“１”を減算しその減
算結果を出力する演算を、パラレル／シリアル変換処理
の前に行うことによって、サインマグニチュード演算の
ための構成において必要なパラレル／シリアル変換手段
の数を１個にすることが可能となる。

【００８２】また、本発明の第２の態様によれば、上述
の演算の全部をパラレル／シリアル変換処理の前に行う
ことによって、やはりサインマグニチュード演算のため
の構成において必要なパラレル／シリアル変換手段の数
を１個にすることが可能となる。

【００８３】この結果、回路規模を小さくし、コストダ
ウンを図ることが可能となる。

【図面の簡単な説明】

【図１】本発明によるサインマグニチュード演算回路の
実施例のブロック図である。

【図２】本発明によるサインマグニチュード演算回路の
実施例の回路構成図である。

【図３】サインマグニチュード演算に関する動作フロー
チャートである。

【図４】サインマグニチュード演算回路の動作タイミン
グチャートである。

【図５】サインマグニチュード演算回路の各部の信号状
態を示す真理値表である。

【図６】サインマグニチュード演算方式による変換前の
波形データＸと変換後の出力１又は出力２の例を示した
図である。

【図７】サインマグニチュード演算方式による変換前後
の波形図である。

【図８】サインマグニチュード出力装置の基本構成図で
ある。

【図９】サインマグニチュード出力装置の動作原理を示
す波形図である。

【図１０】従来のサインマグニチュード演算回路の基本
構成図である。

【符号の説明】

１０１ 演算器 １０２ パラシリ変換器 １０３ データ変換器 ２０１ Ｄ−フリップフロップ（ＤＦＦ） ２０２、２０５ インバータ ２０３、２０６ ノア回路（ＮＯＲ） ２０４、２０７ 排他論理和回路（ＥＯＲ） ８０１ サインマグニチュード演算回路 ８０２、８０３ Ｄ／Ａ変換器 ８０４ オペアンプ Ｒ１ 可変抵抗器 Ｒ２、Ｒ３、Ｒ４ 抵抗器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 所定数のビットからなる入力パラレル波
   形データについて、該入力パラレル波形データが正の符
   号を有する場合には該入力パラレル波形データをそのま
   ま出力し、該入力パラレル波形データが負の符号を有す
   る場合には該入力パラレル波形データからその最下位ビ
   ットの桁で値“１”を減算しその減算結果を出力する演
   算手段と、 該演算手段から出力されるパラレル波形データの最上位
   ビット以外のビットからなるパラレル波形データをシリ
   アル波形データに変換するパラレル／シリアル変換手段
   と、 前記入力パラレル波形データが正の符号を有する場合に
   は、前記パラレル／シリアル変換手段から出力される前
   記シリアル波形データの各ビットのうち、前記入力パラ
   レル波形データの最上位ビットより１ビット下位のビッ
   トに対応するビットについてはその値を反転して第１の
   出力シリアル波形データとして出力し、該ビット以外の
   ビットはそのまま前記第１の出力シリアル波形データと
   して順次出力し、前記入力パラレル波形データが負の符
   号を有する場合には、前記第１の出力シリアル波形デー
   タとして前記入力パラレル波形データの最上位ビットよ
   り１ビット下位のビットに対応するビットが値“１”で
   あって該ビット以外のビットは値“０”である各ビット
   を順次出力する第１の出力手段と、 前記入力パラレル波形データが負の符号を有する場合に
   は、前記パラレル／シリアル変換手段から出力される前
   記シリアル波形データの全ビットを順次反転した後、該
   反転されたシリアル波形データの各ビットのうち、前記
   入力パラレル波形データの最上位ビットより１ビット下
   位のビットに対応するビットについてはその値を反転し
   て第２の出力シリアル波形データとして出力し、該ビッ
   ト以外のビットはそのまま前記第２の出力シリアル波形
   データとして順次出力し、前記入力パラレル波形データ
   が正の符号を有する場合には、前記第２の出力シリアル
   波形データとして前記入力パラレル波形データの最上位
   ビットより１ビット下位のビットに対応するビットが値
   “１”であって該ビット以外のビットは値“０”である
   各ビットを順次出力する第２の出力手段と、 前記第１の出力シリアル波形データを第１のアナログ波
   形信号に変換する第１のデジタル／アナログ変換手段
   と、 前記第２の出力シリアル波形データを第２のアナログ波
   形信号に変換する第２のデジタル／アナログ変換手段
   と、 前記第１のアナログ波形信号から前記第２のアナログ波
   形信号を減算しその減算結果を出力アナログ波形信号と
   して出力するアナログ波形演算手段と、 を有することを特徴とするサインマグニチュード出力装
   置。
2. 【請求項２】 所定数のビットからなる入力パラレル波
   形データについて、該入力パラレル波形データが正の符
   号を有する場合には該入力パラレル波形データをそのま
   ま出力し、該入力パラレル波形データが負の符号を有す
   る場合には該入力パラレル波形データからその最下位ビ
   ットの桁で値“１”を減算しその減算結果を出力する演
   算回路と、 該演算手段から出力されるパラレル波形データの最上位
   ビット以外のビットからなるパラレル波形データをシリ
   アル波形データに変換するパラレル／シリアル変換回路
   と、 該パラレル／シリアル変換手段が１サンプル分の前記入
   力パラレル波形データに対応する前記シリアル波形デー
   タを出力している間、前記演算手段から出力されるパラ
   レル波形データの最上位ビットを保持するフリップフロ
   ップ回路と、 前記パラレル／シリアル変換手段から出力される前記シ
   リアル波形データの各ビットを順次反転する第１のイン
   バータ回路と、 前記フリップフロップ回路の出力を第１の入力とし、前
   記第１のインバータ回路の出力を第２の入力とする第１
   のノア回路と、 前記フリップフロップ回路の出力を反転する第２のイン
   バータ回路と、 該第２のインバータ回路の出力を第１の入力とし、前記
   パラレル／シリアル変換手段の出力を第２の入力とする
   第２のノア回路と、 前記パラレル／シリアル変換手段から前記シリアル波形
   データとして前記入力パラレル波形データの最上位ビッ
   トより１ビット下位のビットに対応するビットが出力さ
   れるタイミングでハイレベルとなりそれ以外のビットが
   出力されるタイミングでローレベルとなる制御信号を第
   １の入力とし、前記第１のノア回路の出力を第２の入力
   とする第１の排他論理和回路と、 前記制御信号を第１の入力とし、前記第２のノア回路の
   出力を第２の入力とする第２の排他論理和回路と、 前記第１の排他論理和回路から出力されるシリアル波形
   データを第１のアナログ波形信号に変換する第１のデジ
   タル／アナログ変換器と、 前記第２の排他論理和回路から出力されるシリアル波形
   データを第２のアナログ波形信号に変換する第２のデジ
   タル／アナログ変換器と、 前記第１のアナログ波形信号から前記第２のアナログ波
   形信号を減算しその減算結果を出力アナログ波形信号と
   して出力するアナログ波形演算回路と、 を有することを特徴とするサインマグニチュード出力装
   置。
3. 【請求項３】 所定数のビットからなる入力パラレル波
   形データについて、該入力パラレル波形データが正の符
   号を有する場合には該入力パラレル波形データをそのま
   ま出力し、該入力パラレル波形データが負の符号を有す
   る場合には該負の入力パラレル波形データの符号を反転
   しそれと同じ振幅を有する正の符号を有するパラレル波
   形データを演算し出力する演算手段と、 該演算手段から出力されるパラレル波形データの最上位
   ビット以外のビットからなるパラレル波形データをシリ
   アル波形データに変換するパラレル／シリアル変換手段
   と、 該パラレル／シリアル変換手段から出力される前記シリ
   アル波形データの各ビットのうち、前記入力パラレル波
   形データの最上位ビットより１ビット下位のビットに対
   応するビットについてはその値を反転して出力し、該ビ
   ット以外のビットはそのまま順次出力する論理演算手段
   と、 前記入力パラレル波形データが正の符号を有する場合に
   は、第１の出力シリアル波形データとして前記論理演算
   手段から出力されるシリアル波形データの各ビットを順
   次出力し、前記入力パラレル波形データが負の符号を有
   する場合には、前記第１の出力シリアル波形データとし
   て前記入力パラレル波形データの最上位ビットより１ビ
   ット下位のビットに対応するビットが値“１”であって
   該ビット以外のビットは値“０”である各ビットを順次
   出力する第１の出力手段と、 前記入力パラレル波形データが正の符号を有する場合に
   は、第２の出力シリアル波形データとして前記入力パラ
   レル波形データの最上位ビットより１ビット下位のビッ
   トに対応するビットが値“１”であって該ビット以外の
   ビットは値“０”である各ビットを順次出力し、前記入
   力パラレル波形データが負の符号を有する場合には、前
   記第２の出力シリアル波形データとして前記論理演算手
   段から出力されるシリアル波形データの各ビットを順次
   出力する第２の出力手段と、 前記第１の出力シリアル波形データを第１のアナログ波
   形信号に変換する第１のデジタル／アナログ変換手段
   と、 前記第２の出力シリアル波形データを第２のアナログ波
   形信号に変換する第２のデジタル／アナログ変換手段
   と、 前記第１のアナログ波形信号から前記第２のアナログ波
   形信号を減算しその減算結果を出力アナログ波形信号と
   して出力するアナログ波形演算手段と、 を有することを特徴とするサインマグニチュード出力装
   置。
4. 【請求項４】 前記入力パラレル波形データは楽音波形
   データである、 ことを特徴とする請求項１乃至３の何れか１項に記載の
   サインマグニチュード出力装置。