JPS6078352A - 出力パルス数可変装置 - Google Patents
出力パルス数可変装置Info
- Publication number
- JPS6078352A JPS6078352A JP58187494A JP18749483A JPS6078352A JP S6078352 A JPS6078352 A JP S6078352A JP 58187494 A JP58187494 A JP 58187494A JP 18749483 A JP18749483 A JP 18749483A JP S6078352 A JPS6078352 A JP S6078352A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- pulse
- output
- ppr
- converts
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- Granted
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01P—MEASURING LINEAR OR ANGULAR SPEED, ACCELERATION, DECELERATION, OR SHOCK; INDICATING PRESENCE, ABSENCE, OR DIRECTION, OF MOVEMENT
- G01P13/00—Indicating or recording presence, absence, or direction, of movement
- G01P13/02—Indicating direction only, e.g. by weather vane
- G01P13/04—Indicating positive or negative direction of a linear movement or clockwise or anti-clockwise direction of a rotational movement
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Control Of Electric Motors In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、パルスジェネレータの１回転あたりの出力パ
ルス数をそのスリット数以下で仁君に可変できる出力パ
ルス数可変装置に関するものである。
ルス数をそのスリット数以下で仁君に可変できる出力パ
ルス数可変装置に関するものである。
〔背景技術」
従来サーボモータ等の回転数を検出するために用いられ
るパルスジェネレータ（以下、ＰＧと称する）は、その
１回転あたりの出力パルス数（以下、ＰＩ”Ｒと称する
）が固定されている。ところが、ＮＣ工作機等のサーボ
系の回転数フィードバックに用いられるＰＧのＰＰＲは
、ボールネジのピッチやギヤ比、又は、パルス処理部の
逓倍比などから決定きれるのが実情である。
るパルスジェネレータ（以下、ＰＧと称する）は、その
１回転あたりの出力パルス数（以下、ＰＩ”Ｒと称する
）が固定されている。ところが、ＮＣ工作機等のサーボ
系の回転数フィードバックに用いられるＰＧのＰＰＲは
、ボールネジのピッチやギヤ比、又は、パルス処理部の
逓倍比などから決定きれるのが実情である。
そのため、各種条件にあったＰＧを提供するために、前
記Ｐ Ｐ Ｒの異なる機種を多数備えておかなければな
らないという欠点があった。
記Ｐ Ｐ Ｒの異なる機種を多数備えておかなければな
らないという欠点があった。
本発明は、上記欠点を解消し、ＰＧから出力される２相
パルスのＰＰＲをそのＰＧのスリット数以下の範囲で任
意に可変できる装置を提供することを目的とする。
パルスのＰＰＲをそのＰＧのスリット数以下の範囲で任
意に可変できる装置を提供することを目的とする。
以下、図面を参照して本発明の具体的実施例を説明する
。第１図は、本発明の具体的回路図でるり、■はパルス
処理回路部、２は積分回路部、３は２相化回路部、４は
ＰＰ几設定部である。ただし、ここでは、ＰＧのスリッ
ト数を１０２４ ＜＝２１．０）として説明する。従来
であれば、スリット数イコールＰＰＲである。
。第１図は、本発明の具体的回路図でるり、■はパルス
処理回路部、２は積分回路部、３は２相化回路部、４は
ＰＰ几設定部である。ただし、ここでは、ＰＧのスリッ
ト数を１０２４ ＜＝２１．０）として説明する。従来
であれば、スリット数イコールＰＰＲである。
さて、パルス処理回路部１は、ＥＸＯＢ、１−ａ、イン
バータ １−ｂ、ＦＵＬＬ ＡＤＤＥＲ１−Ｃ，Ｄフリ
ップフロップ １．−ｄからなっており、ＰＧの２相パ
ルス出力Ａｉ 、Ｂｉを２進数データΣ１、Σ０に変換
するものである。すなわち、図示した回路かられかるよ
うに、ＰＧが正転時は（Σ１、Σ０）−（０、■）、逆
転時は（Σ１、Σ０）＝（１，１）、浮止時は（Σ１、
Σ０）＝（０，０）と々るよう構成されている。
バータ １−ｂ、ＦＵＬＬ ＡＤＤＥＲ１−Ｃ，Ｄフリ
ップフロップ １．−ｄからなっており、ＰＧの２相パ
ルス出力Ａｉ 、Ｂｉを２進数データΣ１、Σ０に変換
するものである。すなわち、図示した回路かられかるよ
うに、ＰＧが正転時は（Σ１、Σ０）−（０、■）、逆
転時は（Σ１、Σ０）＝（１，１）、浮止時は（Σ１、
Σ０）＝（０，０）と々るよう構成されている。
ＰＰＲ設定部４は、１０個のスイッチからなし、１０２
８（＝２１０−’１ ）以下の数が自由に設定できる。
８（＝２１０−’１ ）以下の数が自由に設定できる。
積分回路部２は、パルス処理回路部１の出力Σ０のタイ
ミングにしたがって、Ｄフリップフロップ２−ｄが保持
する前回値に、ＰＰ几設定部４で設定した値を加算又は
減算する。Σ０とともに出力をれるΣ１が０′のとき加
算、１′のとき減算となる。
ミングにしたがって、Ｄフリップフロップ２−ｄが保持
する前回値に、ＰＰ几設定部４で設定した値を加算又は
減算する。Σ０とともに出力をれるΣ１が０′のとき加
算、１′のとき減算となる。
すなわち、Ｄフリップフロップの出力Ｂ１〜Ｂ１０がＦ
ＵＬＬ ＡＤＤＥＲ２−Ｃに入力されるので、アキュム
レータとして機能するのである。
ＵＬＬ ＡＤＤＥＲ２−Ｃに入力されるので、アキュム
レータとして機能するのである。
なお、Ｂ１−Ｂ１０ の加減等によって生ずる桁必ふれ
（オーバーフロー又はアンダーフロー）は、ηｘ−１、
ＢＸに現われる。
（オーバーフロー又はアンダーフロー）は、ηｘ−１、
ＢＸに現われる。
２相化回路部３は、２進数データＢｘ−１、ＢＸを２相
出力に変換する。
出力に変換する。
〔動 作」
さて、ここで、要求出力ＰＰＲを５００とし、すなわち
５００＝ Ｉ Ｆ４ （１１） ＝ １１１１１０１０
０（２）をＰＰＲ設定部４に設定し、Ｄフリップフロッ
プ２−ｄの初期状態を仮りに、ＢＩＯ（：Ｅｌ）として
動作させた場合を第２図に示す。
５００＝ Ｉ Ｆ４ （１１） ＝ １１１１１０１０
０（２）をＰＰＲ設定部４に設定し、Ｄフリップフロッ
プ２−ｄの初期状態を仮りに、ＢＩＯ（：Ｅｌ）として
動作させた場合を第２図に示す。
すなわち初期状ｉＢ １０ （Ｈ）の最上位２桁ＢＸＢ
ｘ−１は１′、０′で＝Ｔｈ、りＡｏ −Ｂｏは・・１
・、１′となる。
ｘ−１は１′、０′で＝Ｔｈ、りＡｏ −Ｂｏは・・１
・、１′となる。
次にＰＰＲ設定部４で設定されたＩＦ４（Ｈ）を加算す
ると、ＢＸ、’ＢＸＩは・１・、・１・となりＡｏ 、
ＢＯは０′、１′となる。
ると、ＢＸ、’ＢＸＩは・１・、・１・となりＡｏ 、
ＢＯは０′、１′となる。
このようにして、くり返し加算したものをタイムチャー
トに示している。
トに示している。
Ｐｉ”Ｒ＝１０２４の２相パルスＡ’ｉ、Ｂｉから変換
された２相パルスＡＯ、ＢＯはＰＰＲ５００となってい
ることがわかる。
された２相パルスＡＯ、ＢＯはＰＰＲ５００となってい
ることがわかる。
つ丑り積分回路への入力比が５００７２１０であるので
、オーバーフロー不がそのまま５００／２１０となり１
周１０２４個のパルスに対して５００パルスが出力され
るのである。
、オーバーフロー不がそのまま５００／２１０となり１
周１０２４個のパルスに対して５００パルスが出力され
るのである。
〔発明の効果」
以上述べたように本発明によれば、ＰＧのスリット数以
下であれば任意の数に２相パルスを変換することができ
、融通性の高い装置を提供できる。
下であれば任意の数に２相パルスを変換することができ
、融通性の高い装置を提供できる。
なお、本発明の装置はＰＧ本体に組み込んでもよく、別
個に設けても良い。
個に設けても良い。
第１図は、本発明の具体的実施例、第２図は１、本発明
の詳細な説明する図である。
の詳細な説明する図である。
Claims (1)
- 【特許請求の範囲】 ｆａ） パルスジェネレータの出力である２相パルスを
該パルスジェネレータの回転方向によって定まる所定の
２進数データに変換するパルス処理回路部と、 （ｂ）１回転あたりの所望の出力パルス数（ただしパル
スジェネレータのスリット数以下）を設定するＰ’ＰＲ
設定部と、（Ｃ１前記ＰＰＲ設足部で設定された定数を
、 前記２相パルスの少なくとも一方が立ち上がりまたは立
ち下がシするタイミングに同期して前記パルス処理回路
部の出方信号（２進数データ）にもとづいて加算または
減算を行う積分回路部と、（ｄｌ 前記積分回路部の上
位の桁あふれ分の２桁の２進数データを２相パルスに変
換する２相什回路とを、 備えることを特徴とする出力パルス数可変装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187494A JPS6078352A (ja) | 1983-10-05 | 1983-10-05 | 出力パルス数可変装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58187494A JPS6078352A (ja) | 1983-10-05 | 1983-10-05 | 出力パルス数可変装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6078352A true JPS6078352A (ja) | 1985-05-04 |
| JPH0412406B2 JPH0412406B2 (ja) | 1992-03-04 |
Family
ID=16207041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58187494A Granted JPS6078352A (ja) | 1983-10-05 | 1983-10-05 | 出力パルス数可変装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6078352A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009096635A (ja) * | 2007-03-30 | 2009-05-07 | Masasada Yokota | テープカッター |
-
1983
- 1983-10-05 JP JP58187494A patent/JPS6078352A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009096635A (ja) * | 2007-03-30 | 2009-05-07 | Masasada Yokota | テープカッター |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412406B2 (ja) | 1992-03-04 |
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