JPS60787B2

JPS60787B2 - 絶縁ゲート形電界効果半導体装置

Info

Publication number: JPS60787B2
Application number: JP50141906A
Authority: JP
Inventors: 幸夫桧垣; 幸司野村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1975-11-27
Filing date: 1975-11-27
Publication date: 1985-01-10
Also published as: JPS5265685A

Description

【発明の詳細な説明】この発明は、新規な構造を有する絶縁ゲート形電界効果
半導体装置に関するものである。

従来の絶縁ゲート形電界効果トランジスタ（以下、「Ｍ
ＩＳＦＥＴ」と略称する。

）の高周波特性の良否を決定する条件の一つは、ソース
ドレイン間の半導体層表面に誘起される導電チャンネル
の長さであり、このチャンネルの長さが、短いほど、高
周波特性は良好となる。しかるに、高周波特性を良くす
るためにチャンネルを短かくすれば、ドレィン・ソース
間のバイアス電圧の増加に伴い導電チャンネル領域の空
乏層の拡がりによって、ソース・ドレィン間のパンチス
ルー現象が起りやすくなり、しかも、相互コンダクタン
スのバイアス電圧による変動が大きくなるほどの難点が
生じ、チャンネル長を余り短くすることは、特性上から
問題がある。更に、上記構造を有するＭＩＳＦＥＴの素
子占有面積を小さくするためには、電極面積を４・さく
する必要があるが、これは、製造技術上の制約を受けて
、それほど小さくすることはできない。

上記の如く欠点を除去し、高速動作が可能で、しかも、
集積回路にした場合、高密度に素子の集積が可能な新し
い構造を有するＭＩＳＦＥＴとしては、本出願人による
先豚（待顔昭５０一７２８９６：半導体装置及びその製
造方法）のＭＩＳＦＥＴがある。この先行技術のＭＩＳ
ＦＥＴの概略断面図を第１図に示す。

図において、ｌａはＮ形の第１の半導体層、２ａは第１
の半導体層ｌａ上のＰ形の第２の半導体層、３ａは第２
の半動体層２ａの第１の半導体層ｉａに接する部分に設
けられたＮ＋形の第１の拡散層であるソース領域、４は
ソース領域３ａの上方の第２の半導体層２ａの表面に設
けられたゲート絶縁膜、５はゲート絶縁膜４上に設けら
れたゲート電極、６はゲート絶縁膜４に接し、第２の半
導体層の２ａの表面部分に設けられたＮ＋形の第２の拡
散層であるドレィン領域、７はドレィン領域６上に設け
られたドレィン電極である。この先行技術のＭＩＳＦＥ
Ｔは、従来のＭＩＳＦＥＴと異なり、ソース領域３ａが
ゲート絶縁膜４より隔てた位置に埋め込まれて設けられ
ている。

この構造の絶縁ゲート電界効果トランジスタを以下ＢＳ
ＭＩＳＦＥＴ（ＢｕｒｉｅｄＳｏｕｒｃｅＭｅｔａｌ
ｌｎｓｕｌ−ａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒＦ
Ｅ１ｄＥｆｆｅｃｔＴｒａｍｊＳｔ−ｏｒの略称）と
呼称する。この構造を有するＢＳＭＩＳＦＥＴはソース
領域３ａがゲート絶縁膜４直下の第２の半導体層２ａ中
に埋め込まれているため、導電チャンネルが形成されな
いことから、従来のＭＩＳＦＥＴと異なる動作をする。
半導体がシリコン（Ｓ量）の場合について、先行技術の
ＢＳＭＩＳＦＥＴの動作を第１図，第２図、および、第
３図により詳しく説明する。

ゲート電圧ＶＧが印加されない場合のゲート絶縁膜（Ｓ
Ｐ２）４直下の第２の半導体層（Ｓｉ）２ａ内部への方
向のエネルギーバンド構造は、第２図ａに示すようにな
っており、ゲート電圧ＶＧが印加されると、第２図ｂに
示すように変化し、ゲート電極５直下の第２の半導体層
２ａの表面に空乏層が形成される。

しかるに、さらにゲート電圧ＶＧを大きくしても、この
空乏層はほとんど第１の半導体層２ａ内部に延びること
ができない。この理由は、ドレィン領域６からこの空乏
層にキャリアが注入されるためである。しかるに、第２
の半導体層２ａに対して逆バイアスになる如くに、ドレ
ィン領域６に電圧を印加すると、ドレィン領域６から空
乏層へのキャリアの注入がもはや行われなくなり、ゲー
ト電圧ＶＧをさらに大きくすると「空乏層は、第２の半
導体層２ａの内部へ向って延びｔソース領域３ａの近
傍にまで達する。すなわちｔ第２の半導体層２ａに対し
逆バイアスになる如くに、ドレィン領域６をバイアスす
ることによって、ゲート電圧ＶＧの印加により空乏層を
第２の半導体層２ａの内部に深く延ばすことが可能とな
る。空乏層がソース領域３ａに接近すると、今度は、ソ
ース領域３ａからこの空乏層にキャリアが注入されるこ
とになる。注入されたキャリアは、ゲート電界に加速さ
れて空乏層中を走行し、第２の半導体層２ａとゲート絶
縁膜４との境界面に近づくと、今度は、ドレィン電界に
引っぱられてドレィン領域６に流れ込むことになる。こ
の場合のエネルギーバンド構造は、第２図ｃに示す如く
になっている。今までの説明で明らかのように、ソース
領域３ａから空乏層へのキャリアの注入は、空乏層がソ
ース領域３ａに接近すると、ゲート電極５直下の第２の
半導体層２ａとソース領域３ａとに接合が実質的に順方
向にバイアスされることになり、その結果、ソース領域
３ａから空乏層中へキャリアが流れることになる。

このため、キャリアの流れは、ゲート電圧によって制御
され、ドレィン電圧によらないことから、第３図実線に
示す如き立上りの早い特性が得られる。上記の説明で、
明らかな如く、斑ＭＩＳＦＥＴのソース領域３ａからの
キャリア注入機構は、パンチスルーダイオードのキャリ
アの流れと同じである。

このことから、既ＭＩＳＦＥＴは、ソース領域３ａから
のパンチスルー電流をゲート電圧ＶＧによって制御した
ものであり、電流は「いわゆる空間電荷制限電流となっ
ている。さらに、このＢＳＭＩＳＦＥＴでは、キャリア
がゲート電界、および、ドレィン電界により、飽和ドリ
フト速度でソースードレィン間の空乏層中を走行するた
め、走行時間は、極めて小さくなり、高速動作の可能性
を有している。さらに、電流は、空間電荷制限電流であ
るため、周囲の温度変化に影響されない特性を示す。ま
た、従来のＭＩＳＦＥＴに比べて、キャリアが流れてい
る動作状態で、ゲート絶縁膜４直下からソース領域３ａ
まで空乏層が延びているので、ゲート絶縁膜４の容量と
空乏層の容量が直列に結合するため、入力容量が極めて
小さくなっている。このことから、高速応答に適した素
子であることが理解される。また「ソース領域３ａは
ゲート絶縁膜４直下の第２の半導体層２ａ内部に埋め込
まれているため、集積回路にした場合、各々の素子に対
し、それぞれにソース電極を形成する必要がないため、
集積密度が上り、また、電流が半導体層内部を流れるた
め、熱伝導も良くなり、放熱が改善されるなどの優れた
特性を備えている。上記のＢＳＭＩＳＦＥＴは、半導体
基板と埋め込みソースとが同一導電形であった。

これは、集積回路にした場合、個々の素子は、ソース共
通で構成されるからである。しかしながら、メモリ回路
においては、アドレスを指定するためにＸとＹとの一つ
の配線が必要となり、個々の素子をＸまたは、Ｙアドレ
スについて分離する必要がある。そのためには、上記の
茂ＭＩＳＦＥＴでは、都合が悪い。また、従来のＭＯＳ
ＩＣでは、本質的に各々の素子は、分離独立しているた
めに、多層配線により、各アドレスラインを形成してい
る。この多層配線は、半導体素子表面に形成するため、
表面段差による断線などの欠点を有している。この発明
は、上記の点に鑑みてなされたもので、メモリ回路に適
用できる斑ＭＩＳＦＥＴを提供することを目的としたも
のである。

この発明の一実施例の概略断面図を第４図に示す。

図において、ｌｂは、Ｐ形の半導体基板、２ｂはＬＰ‐
形のェピタキシャル層、３ｂは半導体基板ｌｂとェピタ
キシャル層２ｂとの境界部分に設けられ一部の素子にお
いてはェピタキシヤル層２ｂの表面に露出する部分を有
するＮ十形の第１の拡散層であるソース領域、４はソー
ス領域４の上方のェピタキシャル層２ｂの表面に設けら
れたゲート絶縁膿、５はゲート絶縁膜上に設けられたゲ
ート電極、６はゲート絶縁膜４に接してェピタキシャル
層２ｂの表面部分に設けられたＮ十の第２の拡散層であ
るドレィン領域、７はドレィン領域の上に設けられたド
レィン電極、８はソース領域３ａのェピタキシャル層２
ｂの表面に出た部分に設けられたソース電極である。第
４図においては、ソース領域３ｂの一部がェピタキシヤ
ル層２ｂの表面に達しその上にソース電極８が形成され
ている素子を示したが、これは、埋め込まれたソース領
域３ｂを引き回すことにより形成されたアドレスライン
をェピタキシャル層２ｂの表面に引き出すとぶこ用いる
素子を示したものであり、多くの素子においては、ソー
ス領域３ｂのェピタキシャル層２ｂの表面に達する部分
およびその上に形成されるソース電極は必要ではない。
上言己の実施例も、その動作原理、主要な特長は、前記
の先行技術のＢＳＭＩＳＦＥＴと同様であるが、この実
施例では、ソース領域３ｂの導電形を半導体基板ｌｂ、
および、ェピタキシャル層２ｂの導電形と反対の導電形
にすることにより、個々の素子の分離もでき、また、埋
め込まれたソース領域を引き回すことにより、メモリ回
路のアドレスヤインとすることもできる。

また、このソース領域３ｂによる配線は、内部に埋め込
まれているため、断線の可能性は、全くなく、また、従
来の多層配線より、さらに一層多い配線層を提供するこ
とができる。次に、上記の実施例の製造方法の一例につ
いて、簡単に述べる。結晶趨く１１１＞、比抵抗１〜２
０伽のＰ形の半導体基板ｌｂの主表面上に、Ｎ形不純物
を５×ＩＱ８／倣程度の濃度で公知の方法で選択拡散す
る。つづいて、上記半導体基板ｌｂの上面に気相成長に
より、低不純物濃度のＰ形のェピタキシャル層２ｂを成
長させる。このェピタキシャル層２ｂの不純物濃度は、
なるべく低いことが望ましい。つづいて、埋め込まれた
ソース領域３ｂの電極を取り出すため、公知の方法でＮ
形不純物の選択拡散を行う。以下の工程は、従来のＭＩ
ＳＦＥＴの製造工程と同様であるので省略する。上記の
実施例では、Ｐ形の半導体基板を基準とするＢＳＭＩＳ
ＦＥｎこついて述べたが、Ｎ形の半導体基板を用い、そ
の他の各領域を実施例とは反対の導電形にしたＢＳＭＩ
ＳＦＥＴであってもよい。

以上詳述したように、この発明による絶縁ゲート形電界
効果半導体装置においては、ソース領域が半導体層内部
に埋め込まれており、かつ、ソース領域が周囲の半導体
層と反対導電形になっているから、高速応答性があり、
メモリ回路に使用する場合、個々の素子を分離でき、ま
た、埋め込まれたソース領域をアドレスライン用の配線
にすることができる効果がある。

【図面の簡単な説明】

第１図は、先行技術による既ＭＩＳＦＥＴの概略断面図
、第２図は、斑ＭＩＳＦＥＴの動作原理を説明するため
のエネルギーバンド図、第３図は、ＢＳＭＩＳＦＥＴの
特性図、第４図は、この発明の実施例であるＢＳＭＩＳ
ＦＥＴの概略断面図である。図において、ｌｂは半導体基板、２ｂはェピタキシャル
層、３ｂはソース領域（第１の拡散層）、４はゲート絶
縁膜、６はドレィン領域（第２の拡散層）である。なお
、図中、同一符号は、それぞれ同一、または、相当部分
を示す。第１図第３図第４図第２図

Claims

【特許請求の範囲】

１第１の導電形を有する半導体基板、この半導体基板
上に設けられ、第１の導電形を有するエピタキシヤル層
、上記半導体基板と上記エピタキシヤル層との境界部分
に設けられ第２の導電形を有する第１の拡散層この第１
の拡散層の上方の上記エピタキシヤル層の表面の所定領
域に設けられたゲート絶縁膜、このゲート絶縁膜上に設
けられたゲート電極、上記ゲート絶縁膜に接して上記エ
ピタキシヤル層の表面部分に設けられ第２の導電形を有
する第２の拡散層、上記ゲート電極から離れた位置のエ
ピタキシヤル層の表面部分に設けられたソース引き出し
層を備え、上記第１の拡散層をソース領域とし、上記第
２の拡散層をドレイン領域とすることを特徴とする絶縁
ゲート形電界効果半導体装置。