JPS6079599A - シフトレジスタ回路 - Google Patents
シフトレジスタ回路Info
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- JPS6079599A JPS6079599A JP58186549A JP18654983A JPS6079599A JP S6079599 A JPS6079599 A JP S6079599A JP 58186549 A JP58186549 A JP 58186549A JP 18654983 A JP18654983 A JP 18654983A JP S6079599 A JPS6079599 A JP S6079599A
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- Japan
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- signal
- node
- channel
- shift register
- conductive
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- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野］
本発明はシフトレジスタ回路に関し、特にＣＭＯ８型Ｏ
８トレジスゲ回路に関する。
８トレジスゲ回路に関する。
従来、Ｐ及びＮチ−ヤネルの絶縁ゲート型電界効果トラ
ンジスタ（以下ＩＧＦＥＴと記す）金柑いたＣＭＵＳ型
シフトレジスタ回路が使用されている。
ンジスタ（以下ＩＧＦＥＴと記す）金柑いたＣＭＵＳ型
シフトレジスタ回路が使用されている。
第１図は従来のＣＭ（Ｊ８型シフトレジスタ回路の第１
の例の回路図である。
の例の回路図である。
このシフトレジスタ回路は、Ｎチャネル型１ＧＦＥＴＱ
１．Ｑ３とＰチャネルＩ Ｇ Ｆ Ｅ Ｔ Ｑ ２ 、
Ｑ ４と反転増幅器ＡＩ、Ａ２とで構成されており入
力端子ＩＩの信号はクロック信号■（Ｐす、Ｖ（Ｐ２）
及びその反転信号ｖ（１′す、Ｖ（Ｐ２）に同期して転
送される。、第２図り第１図に示すシフトレジスタ？動
作させるときの信号のタイミング図であり、第２図のｆ
ｉ号名は第１図の節点名と対すさせである。
１．Ｑ３とＰチャネルＩ Ｇ Ｆ Ｅ Ｔ Ｑ ２ 、
Ｑ ４と反転増幅器ＡＩ、Ａ２とで構成されており入
力端子ＩＩの信号はクロック信号■（Ｐす、Ｖ（Ｐ２）
及びその反転信号ｖ（１′す、Ｖ（Ｐ２）に同期して転
送される。、第２図り第１図に示すシフトレジスタ？動
作させるときの信号のタイミング図であり、第２図のｆ
ｉ号名は第１図の節点名と対すさせである。
このシフトレジスタ回路を動作させるときは、重ならぬ
２つのクロック信号Ｖ （ＰＩ）、 Ｖ （Ｐ２）ト、
−ｔノ反％１ｆｆ１号Ｖ（ＰＩ）、Ｖ（Ｐ２）（Ｄ計４
個のクロック信号が必要である。
２つのクロック信号Ｖ （ＰＩ）、 Ｖ （Ｐ２）ト、
−ｔノ反％１ｆｆ１号Ｖ（ＰＩ）、Ｖ（Ｐ２）（Ｄ計４
個のクロック信号が必要である。
第３図は従来のＣＭＯ８型シフトレジスタ回路の第２の
例の回路図である。
例の回路図である。
この第２の例の回路はクロック信号が２個必要で、第１
の例の回路と比べてクロック信号が半分で済むという利
点がある。そして基本的動作は第１の例と同じである。
の例の回路と比べてクロック信号が半分で済むという利
点がある。そして基本的動作は第１の例と同じである。
しかしながら、この第２の例のシフトレジスゲ回路が正
常に動作するためには、いくつかの条件が必要であろう
すなわち、クロ・ツク信号Ｖ（）’３）とその反転信号
Ｖ（Ｐりの重なりよりも入力信号Ｖ （Ｉ２）が入力端
子１２から節点５に信号の伝わる時間が長い必要がある
。もしそうでなければ、クロック信号Ｖ （ＰＩ）とＶ
（Ｐ）の重なりの期間に入力信号Ｖ （Ｉ２）は節点６
あるいは出力端子０２に達してしまいシフトレジスタと
して動作しないからである。以上の如く、従来のＣｕ２
Ｓ Ｎシフトレジスタ回路は多くのクロック信号全必要
とするか、あるいは少ないクロック数ですまそうとする
と動作の不安定が現われる等の欠点があったう〔発明の
目的〕 本発明の目的は、上記欠点奮除去し、クロ、り信号の入
力数が少なくてすみ、簡単な構成で、しかも安定に動作
するＣＭ（ＪＳ 型のシフトレジスタ回路ケ提供するこ
とにある。
常に動作するためには、いくつかの条件が必要であろう
すなわち、クロ・ツク信号Ｖ（）’３）とその反転信号
Ｖ（Ｐりの重なりよりも入力信号Ｖ （Ｉ２）が入力端
子１２から節点５に信号の伝わる時間が長い必要がある
。もしそうでなければ、クロック信号Ｖ （ＰＩ）とＶ
（Ｐ）の重なりの期間に入力信号Ｖ （Ｉ２）は節点６
あるいは出力端子０２に達してしまいシフトレジスタと
して動作しないからである。以上の如く、従来のＣｕ２
Ｓ Ｎシフトレジスタ回路は多くのクロック信号全必要
とするか、あるいは少ないクロック数ですまそうとする
と動作の不安定が現われる等の欠点があったう〔発明の
目的〕 本発明の目的は、上記欠点奮除去し、クロ、り信号の入
力数が少なくてすみ、簡単な構成で、しかも安定に動作
するＣＭ（ＪＳ 型のシフトレジスタ回路ケ提供するこ
とにある。
本発明のシフトレジスゲ回路は、ドレインに入力信号が
入力されゲートにりａ 、ｙり信号が入力される一導電
型の第１のＩＧＦＥＴと、該第１のＩ（）ＦＥＴのノー
スに入力端が接続する第１の信号増＠器と、該第１の増
幅器の出力端にドレインが接続しゲートに前記クロック
信号が入力され前記第１のＩＧＰＥＴとは反対導電型の
第２のＩＧＩＩ：’Ｉ’と、該第２のＩＧＦＥＴのソー
スに入力習１＾が接続する第２の信号増幅器とを含んで
構成される。仁こで、前記の第１の信号増幅器と第２の
信号増幅器とは論理しきい噴が互いに具なるものとする
。
入力されゲートにりａ 、ｙり信号が入力される一導電
型の第１のＩＧＦＥＴと、該第１のＩ（）ＦＥＴのノー
スに入力端が接続する第１の信号増＠器と、該第１の増
幅器の出力端にドレインが接続しゲートに前記クロック
信号が入力され前記第１のＩＧＰＥＴとは反対導電型の
第２のＩＧＩＩ：’Ｉ’と、該第２のＩＧＦＥＴのソー
スに入力習１＾が接続する第２の信号増幅器とを含んで
構成される。仁こで、前記の第１の信号増幅器と第２の
信号増幅器とは論理しきい噴が互いに具なるものとする
。
次に、本発明の実施例について図面を用いて説明するつ
第４図は本発明の一実施例のブロック図である。
この実施例は、ドレインに入力信号ｖ （ｉｓ）が入力
されゲートにクロック信号ｖ（Ｐ４）が入力されるＮチ
ャネルの第１のＩＧＦＥＴＱ９ と、この第１のＩＧＦ
Ｅ’ｌ’Ｑ９のソースに入力端が接続する第１の信号増
幅器としての反転増幅器Ａ６と、この第１の増幅器へ６
の出方端にドレインが接続しゲートにりａツク信号Ｐ４
が入力され第１のＩＧＦＢＴＱ９とは反対導電型である
Ｐチャネルの第２のＩＧＦＥＴＱｌｏと、この第２のＩ
ＧＦＥＴＱＩＯ（Ｄ：ノースに入力端が接続する第２の
信号増幅器Ａ７と葡含んで構成きれる。ここで５反転増
幅器Ａ６とＡ７とは論理しきい値が互いに異なる。
されゲートにクロック信号ｖ（Ｐ４）が入力されるＮチ
ャネルの第１のＩＧＦＥＴＱ９ と、この第１のＩＧＦ
Ｅ’ｌ’Ｑ９のソースに入力端が接続する第１の信号増
幅器としての反転増幅器Ａ６と、この第１の増幅器へ６
の出方端にドレインが接続しゲートにりａツク信号Ｐ４
が入力され第１のＩＧＦＢＴＱ９とは反対導電型である
Ｐチャネルの第２のＩＧＦＥＴＱｌｏと、この第２のＩ
ＧＦＥＴＱＩＯ（Ｄ：ノースに入力端が接続する第２の
信号増幅器Ａ７と葡含んで構成きれる。ここで５反転増
幅器Ａ６とＡ７とは論理しきい値が互いに異なる。
この実施例が従来例と大きく異なる点け、転送スイッチ
として動作するＩＧＦＥＴがＮチャネル及びＰチャネル
のＩＧＦＥＴが各１個ずつ、計２個になり、従って供給
はれるクロック信号Ｖ （Ｐ４） ４１個となシ、極め
て簡単な構成になっていることである。
として動作するＩＧＦＥＴがＮチャネル及びＰチャネル
のＩＧＦＥＴが各１個ずつ、計２個になり、従って供給
はれるクロック信号Ｖ （Ｐ４） ４１個となシ、極め
て簡単な構成になっていることである。
次に、この実施例の動作について説明する。
第５図は第４図に示す一実施例を動作させるときの信号
のタイミング図である。第５図においてＶ（Ｐ４）、
Ｖ（１３）、 Ｖ（７）、 Ｖ（８）、 Ｖ（９）。
のタイミング図である。第５図においてＶ（Ｐ４）、
Ｖ（１３）、 Ｖ（７）、 Ｖ（８）、 Ｖ（９）。
Ｖ（ｕｓ）は第４図１７）Ｐ４． Ｉ３．７． ８．
９． （Ｊ３に対応して示しである。
９． （Ｊ３に対応して示しである。
クロック信号Ｖ（ｐりが高レベルであるとき。
Ｎチャネルの第１のＩＧＦＥＴ（Ｊｌは導通し、Ｐチャ
ネルの第２のＩＧＦＥＴＱｌｏは非導通となり、入力信
号１ｓｆ節点７に転送し、第１の反転増幅器Ａ６で増幅
する。その時、Ｐチャネルの第２の■Ｇ Ｆ Ｅ Ｔ
Ｑｌｏは非導通であるゆえ節点９の電圧■（９）及び出
力端子０３の電圧ｖ（ｏ３）は前の電圧に保持される。
ネルの第２のＩＧＦＥＴＱｌｏは非導通となり、入力信
号１ｓｆ節点７に転送し、第１の反転増幅器Ａ６で増幅
する。その時、Ｐチャネルの第２の■Ｇ Ｆ Ｅ Ｔ
Ｑｌｏは非導通であるゆえ節点９の電圧■（９）及び出
力端子０３の電圧ｖ（ｏ３）は前の電圧に保持される。
逆にクロック信号ｖ（Ｐ４）が低ンベルの時は、Ｎチャ
ネルの第１のＩＧＦＥＴＱ９は非導通となり、節点７．
８の電圧Ｖ（７）、Ｖ（８）Ｈ以前の電圧に保持される
がＰチャネルの第２の１ＧＦＥＴＱＩＯＰｉ導通になシ
、節点８の電圧ｖ（８）が節点９へ転送され１節点９の
反転信号が出方端子０３へ出力される。
ネルの第１のＩＧＦＥＴＱ９は非導通となり、節点７．
８の電圧Ｖ（７）、Ｖ（８）Ｈ以前の電圧に保持される
がＰチャネルの第２の１ＧＦＥＴＱＩＯＰｉ導通になシ
、節点８の電圧ｖ（８）が節点９へ転送され１節点９の
反転信号が出方端子０３へ出力される。
この実施例は、従来例では両チャネルＩＧＦＥＴ金並列
に使用してい友もｏｙｔ一方のみにしたため、節点７及
び節点９の＠田は、それぞれ、（）〜（Ｖｃｃ −Ｖｔ
Ｎ） 、Ｖｃｃ −Ｖｔｐ Ｏ間Ｋ ｆｉｔｌＪ限ｇ
ｔｔル事ｉ’ｃなる。にで、 Ｖｃｃはに＠電１．ヒ＝
りａツク信号Ｖ＜ｐａ）ノ高ｖヘル、ＶＴＮ、 Ｖｔｐ
ＶｉツレツレＮチャネル及びＰチャネルＩＧＦＥＴのし
きいｌｔｉ電圧である。これらの制限は、多少不利では
あるが、トランジスタが２個少なく、クロック信号が１
個で良いと云う効果の方がはるかに大きいので、上記の
制限は問題にならない、ｔた、クロック信号が１個であ
るため、従来の第２の例の場合の様に、クロック信号と
その反転クロック信号の間の屯なりによる誤動作の心配
は軽減される。但し、りａツク信号Ｖ（Ｐ４）１０電圧
力ＶＴＮ 〜（Ｖｃｃ −Ｖｔｐ ） ｆ）間では、両
チャネルＩＧＰＥＴ共に導通状態になるためクロック信
号Ｖ（Ｐりの立上り、立下り時間と、入力端子１３〜節
点８１ 節点８〜出力端子０３に至る信号伝達時間の関
係については、従来（第３図）同様注意する必要がある
。さらにまた１節点７５節点９の電圧Ｖ（７）、Ｖ（９
）の電圧が前述の如く制限される事に対しては５反転増
幅器Ａ６． Ａ７のしきい値電圧金変える事にょシ対処
可能である。
に使用してい友もｏｙｔ一方のみにしたため、節点７及
び節点９の＠田は、それぞれ、（）〜（Ｖｃｃ −Ｖｔ
Ｎ） 、Ｖｃｃ −Ｖｔｐ Ｏ間Ｋ ｆｉｔｌＪ限ｇ
ｔｔル事ｉ’ｃなる。にで、 Ｖｃｃはに＠電１．ヒ＝
りａツク信号Ｖ＜ｐａ）ノ高ｖヘル、ＶＴＮ、 Ｖｔｐ
ＶｉツレツレＮチャネル及びＰチャネルＩＧＦＥＴのし
きいｌｔｉ電圧である。これらの制限は、多少不利では
あるが、トランジスタが２個少なく、クロック信号が１
個で良いと云う効果の方がはるかに大きいので、上記の
制限は問題にならない、ｔた、クロック信号が１個であ
るため、従来の第２の例の場合の様に、クロック信号と
その反転クロック信号の間の屯なりによる誤動作の心配
は軽減される。但し、りａツク信号Ｖ（Ｐ４）１０電圧
力ＶＴＮ 〜（Ｖｃｃ −Ｖｔｐ ） ｆ）間では、両
チャネルＩＧＰＥＴ共に導通状態になるためクロック信
号Ｖ（Ｐりの立上り、立下り時間と、入力端子１３〜節
点８１ 節点８〜出力端子０３に至る信号伝達時間の関
係については、従来（第３図）同様注意する必要がある
。さらにまた１節点７５節点９の電圧Ｖ（７）、Ｖ（９
）の電圧が前述の如く制限される事に対しては５反転増
幅器Ａ６． Ａ７のしきい値電圧金変える事にょシ対処
可能である。
以上説明したように、本発明によれば、トランジスタ数
とクロック信号数を低減することができる。トランジス
タ数を減らすことは半導体チップの所要面積全低減する
ことになり、クロック信号数を減らすことは半導体ナツ
プの所要面積全低減させるばかやでなく複数のクロック
間の重なりによる誤動作をなくすことになる。従って、
本発明によれば、簡単な構成で、しかも安定に動作する
低コストのＣＭＵＳ型シフトレジスタ回路が得られる。
とクロック信号数を低減することができる。トランジス
タ数を減らすことは半導体チップの所要面積全低減する
ことになり、クロック信号数を減らすことは半導体ナツ
プの所要面積全低減させるばかやでなく複数のクロック
間の重なりによる誤動作をなくすことになる。従って、
本発明によれば、簡単な構成で、しかも安定に動作する
低コストのＣＭＵＳ型シフトレジスタ回路が得られる。
第１図は従来のＣＭＵＳ 型シフトレジスタ回路の第１
の例の回路図、第２図は第１図に示すシフトレジスタ全
動作させるときの信号のタイミング図、第３図は従来の
ＣＭＵＳ 型シフトレジスタ回路の第２の例の回路図、
第４図は本発明の一実施例のブロック図、第５図は第４
図に示す一実施例を動作させるときの信号のタイミング
図である。 １〜１０・・・・・・節点、Ａｌ〜Ａ７・・・・・・反
転増幅器。 ■１〜■３・・・・・・入力端子、０１〜０３・・・・
・・出力端子、 Ｐｌ〜Ｐ４．ＰＩ〜Ｐ３・・・・・・
クロック信号入力端子、Ｑｌ、 Ｑ３． ＱＳ、 Ｑ？
、 Ｑ９ ・・・・・・ＮチャネルＩＧＦＥＴ％Ｑ２１
Ｑ４． Ｑ６． Ｑｓ、 ＱＩＧ・・・・・・Ｐチャ
ネルＩＧＦＥＴ。 阜１■／１ ’ｔ ３ヅ１
の例の回路図、第２図は第１図に示すシフトレジスタ全
動作させるときの信号のタイミング図、第３図は従来の
ＣＭＵＳ 型シフトレジスタ回路の第２の例の回路図、
第４図は本発明の一実施例のブロック図、第５図は第４
図に示す一実施例を動作させるときの信号のタイミング
図である。 １〜１０・・・・・・節点、Ａｌ〜Ａ７・・・・・・反
転増幅器。 ■１〜■３・・・・・・入力端子、０１〜０３・・・・
・・出力端子、 Ｐｌ〜Ｐ４．ＰＩ〜Ｐ３・・・・・・
クロック信号入力端子、Ｑｌ、 Ｑ３． ＱＳ、 Ｑ？
、 Ｑ９ ・・・・・・ＮチャネルＩＧＦＥＴ％Ｑ２１
Ｑ４． Ｑ６． Ｑｓ、 ＱＩＧ・・・・・・Ｐチャ
ネルＩＧＦＥＴ。 阜１■／１ ’ｔ ３ヅ１
Claims (1)
- 【特許請求の範囲】 ！ｌ） ドレインに入力信号が入力烙れゲー）Ｋクロッ
ク信号が入力される一導電観の第１のＩＧＦＥＴと、該
第１のＩＧＦＥＴのソースに入力端が接続する第１の信
号増幅器と、該第１の増幅器の出力端にドレインが接続
しゲートに前記クロック信号が入力され前記第１のＩＧ
ＦＥＴとは反対導電型の第２のｌ０ＦＥＴと、該第２の
ＩＧＦＥＴのソースに入力端が接続する第２の信号増幅
器と金含むこと全特徴とするシフトレジスタ回路。 （２）第１の信号増幅器と第２の信号増幅器との論理し
きい値が互いに異なる特許請求の範囲第ｔ１）項記載の
シフトレジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186549A JPS6079599A (ja) | 1983-10-05 | 1983-10-05 | シフトレジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58186549A JPS6079599A (ja) | 1983-10-05 | 1983-10-05 | シフトレジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079599A true JPS6079599A (ja) | 1985-05-07 |
Family
ID=16190451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58186549A Pending JPS6079599A (ja) | 1983-10-05 | 1983-10-05 | シフトレジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079599A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
| US4703200A (en) * | 1985-02-28 | 1987-10-27 | Societe pour l'Etude de la Fabrication des Circuits Integres Speciaux - E.F.C.I.S. | Static bistable flip-flop circuit obtained by utilizing CMOS technology |
| JPS6439698A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Shift circuit |
| US5159616A (en) * | 1990-10-25 | 1992-10-27 | Digital Equipment Corporation | CMOS shift register with complementary refresh pass gates and buffer |
-
1983
- 1983-10-05 JP JP58186549A patent/JPS6079599A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703200A (en) * | 1985-02-28 | 1987-10-27 | Societe pour l'Etude de la Fabrication des Circuits Integres Speciaux - E.F.C.I.S. | Static bistable flip-flop circuit obtained by utilizing CMOS technology |
| JPS6299998A (ja) * | 1985-10-25 | 1987-05-09 | Hitachi Micro Comput Eng Ltd | シフトレジスタ |
| JPS6439698A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Shift circuit |
| US5159616A (en) * | 1990-10-25 | 1992-10-27 | Digital Equipment Corporation | CMOS shift register with complementary refresh pass gates and buffer |
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