JPS6081915A - デイジタル時定数回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はディジタル時定数回路に関する。

ステップ信号のように急激な変化を持つ入力信号に対し
である程度の時間をおいてから追従する出力信号を得る
ためには時定数回路が必要となる。

ディジタル信号に対する時定数回路は第１図に示す１次
のディジタルフィルタで実現できる。

第１図において、ｌは係数（１−ａ）の乗算器、２は係
数ａの乗算器、３は加算器、４は遅延器を示す。また、
伝達関数は Ｈ（ｚ）＝（１−ａ）／（ｔ−ａｚ−１）　−−ｆｉｌ
で与えられる。従ってステップ入力 に対する出力ｆｆ（ｎＴ）は となる。ここでｎは整数、Ｔはサングリンダ時間である
。

自動利得調整回路で用いられる時定数は式（２）のステ
ップ入力に対して出力の値がｌ−’／ｅ　になるまでの
時間を指す。ここでｅは自然対数の底で必る。従って時
定数ｎｏＴが与えられたとき１乗算器の係数ａは ａ＝ｅ”口０　・・・・・・・・・・・・・・・・・・
・・・・・・・・・＋４１となる。Ｉ例を示すと、８ｋ
Ｈｚｔングリングのディジタル信号において時定数が５
秒であればｎｏ＝５×３．ＱＱＱ＝４０，０００　・・
・・・・（５）ａ＝ｅ−１／”＋０００＝０．９９９９
７５０００３−（６１となる。

この時、第１図の回路における乗算器ｌの係数（１−ａ
）および乗算器２の係数ａは２進数で表示すると ａ　＝（ｊ、　１１１１１１１１１１１１１１１００１
０１１１０−−＋７１１−ａ　＝ｏ、ｏｏｏｏｏｏｏｏ
ｏｏｏｏｏｏｏｔｌｏｉｏｏｌｏ　−−・−（８１とな
る。従って固定小数点演算の場合１乗算器の係数語長が
１６ビツトでめれば ａ＝０．１ｌｌｌｌｌＬＩＬｌｌｌｌｌｌ　−−−（９
１１−ａ＝０．ｏｏｏｏｏｏｏｏｏｏｏｏｏｏｌ　−・
・−＝（１Ｇとしか設定できず式蒐２）のステップ入力
に対する出力は となる。この時の時定数は ｎ□Ｔ＝４．０９５９３４５８７　（秒）・・・・・・
・・・０湯となり、所望の５秒から大きくかけはなれた
ものとなってしまう。

すなわち、第１図のディジタル時定数回路では乗算器ｌ
の係数（１−ａ）が非常に小さな値であり。

且つ、乗算器２の係数ａが非常に１に近い値であるため
固定小数点演算の乗算器を用いた場合所望の時定数が得
られないと貰う欠点がある。

本発明の目的は１乗算器の代わりにスケ−リンダ回路と
乗算器を組み合わせたものを用い、且つ乗算器の数が１
個だけのディジタル時定数回路を提供し、上記欠点を除
去するとともに回路規模の削減を実現することにらる。

本発明ディジタル時定数回路は入力信号線を第１の加算
器の第１の入力端子に接続し、該第１の加算器の出力信
号線をスケーリング回路の入力端子、第２の加算器の第
１の入力（および減算器の第１の入力端子に接続し、前
記スケ−リンダ回路の出力信号線を乗算器の入力端子に
接続し、前記乗算器の出力信号ｔＷｔ−前記第２の加Ｕ
器の第２の入力端子に接続し該第２の加算器の出力信号
線を遅延回路の入力端子と前記減算器の第２の入力端子
に接続し、前記遅延回路の出力信号線を前記第１の加算
器の＠２０入力端子に接続し、前記減算器の出力に入力
信号に対し所定の時定数をもった信号を得るように構成
される。

以下本発明の原理について説明する。ｆ７＋　、　＋８
１式％式％ と誓ける。従って第１図の乗算器ｉｔ−、加算器と２−
１０のスケーリング回路と係数ｔ、ｔｔｔｔｉｏ。

１０１０１１１０（２の補数表示、　−０，０２５９３
９９ａｔａｔを示す）の乗算器を含む回路Ｖｃｔｉｉｔ
き替え。

且つ、第１図の乗算器２を２　のスケ−リンダ回路と、
係数０．０００００１１０１０１００１０の乗算器を縦
続接続したものに置き替えると１乗算器の係数語長が１
６ビツトであっても ａ＝１−２　Ｘｏ、０２５９３９９４１４１と設定でき
１式（２）のステップ入力に対する出力はとなる。この
時の時定数は ｎｏ　Ｔ−４，９３４４１２８１１（秒）となり所望の
５秒に近づけることができる。

ただ、第１図の乗算器１個を１乗算器を１個含む回路で
置き替えるため乗算器の総数は２個で変わらない。

ここで、第１図の回路が係数ａの乗算器１個で実現でき
ることに着目し１回路を変形し、その１個の乗算器を加
算器とスケ−リンダ回路と乗算器で置き替えたのが本発
明である。

（１）の伝達関数は第１図に示す回路構成で実現できる
が、第２図の様に変形することによシ乗算器１個を削減
することができる。

第２図において５は加算器、６は遅延器、７は係数ａの
乗算器、８は減算器を示す。乗算器７の係数ａは時定数
を長く設定しようとすると係数ａ：ｌとなり１乗算器７
の係数語長が十分とれない場合所望の時定数を得ること
ができない。

上記欠点を補正するため乗算器係数ａをＩＸｃ（−１＋
、ａ）＋１とおくと（１）の伝達関数は第３図の回路構
成になる。

本発明の実施例を図面について説明する。第３図は本発
明の一実施例の構成図で、入力ステップ信号線１０１を
第１の加算器ＩＩの第１の入力端子ａに接続し、該第１
の加算器１１の出力信号線１１１　ｆ　’／ｃのスケー
リング回路１２の入力端子す、第２の加算器１４の第１
の入力端子Ｃおよび減算器１６の第１の入力端子ｄに接
続し、前記スケーリング回路１２の出力信号線１２１ｉ
ｃ（−１＋ａ）の乗算器１３の入力端子ｅＫ接続し、前
記乗算器１３の出力信号線１３１　を前記第２の加算器
１４の第２の入力端子ｆに接続し、該＠２の加算器１４
の出力信号ｌ１ｉ１１４１　を遅延回路１５の入力端子
ｇと前記減算器１６の第２の入力端子＋ＶＣｍ続し、前
記遅延回路１５の出力信号線１５１　を前記第１の加算
器１１の第２の入力端子りに接続し前記減算器１６の出
力信号線１６１に入力ステップ信号に対し所定の時定数
をもった信号を得るようにしである。

第３図においてｌ／ｃのスケ−リンダ回路を入れること
により乗算器３の係数をｃ　（−ｌ十ａ　）にすること
ができ、係数語長が十分とれない乗算器でも所望の時定
数に近づけることができる。

本発明によれば、固定小数点演算の乗算器を用いた場合
のディジタル時定数回路を実現することができ、且つ、
乗算器は１個しか必要としないためハードウェア規模を
小さくすることができる。

【図面の簡単な説明】

第１図は従来のものの構成図、第２図はその変形回路図
、第３図は本発明の一実施例の回路図である。 １１・・・・・・加算器、１２・・・・・・１／ｃのス
ケーリング回路、１３・・・・・・係数（−１十ａ）の
乗算器、１４・・・・・・加算器、１５・・・・・・遅
延回路、１６・・・・・・減算器。 ７．−ｍ−＼ 代理人　弁理士　内　原　晋５、； ！。 −一ノ／ ６ 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 入力信号縁を第１の加算器の第１の入力端子に接続し、
   該第１の加算器の出力信号線をスケーリング回路の入力
   端子、Ｍ２の加算器の第１の入力端子、および減算器の
   第１の入力端子に接続し。 前記スケーリング回路の出力信号線を乗算器の入力端子
   に接続し、前記乗算器の出力信号線を前記第２の加算器
   の＠２の入力端子に接続−該第２の加算器の出力信号線
   を遅延回路の入力端子と前記減算器の第２の入力端子に
   接続し、前記遅延回路の出力信号嶽を前記第１の加算器
   の第２の入力端子に接続し、前記減算器の出力に入力信
   号に対し所定゛　の時定数をもった信号を得るようにし
   たことを特徴とするディジタル時定数回路。