JPS6081916A - デイジタル時定数回路 - Google Patents
デイジタル時定数回路Info
- Publication number
- JPS6081916A JPS6081916A JP19051583A JP19051583A JPS6081916A JP S6081916 A JPS6081916 A JP S6081916A JP 19051583 A JP19051583 A JP 19051583A JP 19051583 A JP19051583 A JP 19051583A JP S6081916 A JPS6081916 A JP S6081916A
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- JP
- Japan
- Prior art keywords
- input terminal
- multiplier
- signal line
- output signal
- time constant
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はディジタル時定数回路に関する。
ステップ信号のように急激な変化を持つ入力信号に対し
である程度の時間をおいてから追従する出力信号を得る
ためには時定数回路が必蟹となる。
である程度の時間をおいてから追従する出力信号を得る
ためには時定数回路が必蟹となる。
ディジタル信号に対する時定数回路は第１図に示す１次
のディジタルフィルタで実現できる。
のディジタルフィルタで実現できる。
第１図において、１は係数（１−８）の乗算器。
２は係数ａの乗算器、３は加算器、４は遅延器を示す。
また、伝達関数は。
Ｈ（Ｚｌ”（１ａ）／（１−ａｚ−’） −−（１１で
与えられる。従ってステップ入力 に対する出力Ｙ（ｎＴ）は となる。ここでｎは整数、Ｔはサンプリング時間である
。
与えられる。従ってステップ入力 に対する出力Ｙ（ｎＴ）は となる。ここでｎは整数、Ｔはサンプリング時間である
。
自動利得詞整回路で用いられる時定数は式（２）のステ
ップ入力に対して出力の値が１−１／ｅになるまでの時
間を指す。ここでｅは自然対数の底である。従って時定
数ｎ。Ｔが与えら′ｆ″Ｌ、たとき、乗算器の係数ａは ａ−ｅ−１／ｎ０ ・・・・・（４） となる。１例を示すと、８ＫＨｚサンプリングのディジ
タル信号において時定数が５秒であれば獅＝ ５Ｘ８，
０００ ＝ ４０，０００ ・・・・・・（５）ａ＝ｅ
−１／４０Ｉ０”＝０．９９９９７５０００３ −（６
）となる。
ップ入力に対して出力の値が１−１／ｅになるまでの時
間を指す。ここでｅは自然対数の底である。従って時定
数ｎ。Ｔが与えら′ｆ″Ｌ、たとき、乗算器の係数ａは ａ−ｅ−１／ｎ０ ・・・・・（４） となる。１例を示すと、８ＫＨｚサンプリングのディジ
タル信号において時定数が５秒であれば獅＝ ５Ｘ８，
０００ ＝ ４０，０００ ・・・・・・（５）ａ＝ｅ
−１／４０Ｉ０”＝０．９９９９７５０００３ −（６
）となる。
この時、第１図の回路における乗算器１の係数（１−ａ
）および乗算器２の係数ａは２進数で表示すると ａ＝０．１１１１１１１１１１１１１ｉ１００１０１１
１０・・・・・（７） １−ａ＝Ｑ、０ＯＯＯＯＯＯＯＯＯ０００００１１０１
００１０・ ・・・（８） となる。従って固定小数点演算の場合１乗算器の係数語
長が１６ビツトであれば ａ＝０．１１１１１１１１１１１１１１１ −（９）１
−ａ＝０．００００００００００００００１ 、、、−
、（Ｉｆ）としか設定できず式（２）のステップ入力に
対する出力は となる。この時の時定数は ｎｏＴ＝４．０９５９３４５８７ （秒） ・−＝−０
２となり、所望の５秒から大きくかけはなれたものとな
ってしまう。
）および乗算器２の係数ａは２進数で表示すると ａ＝０．１１１１１１１１１１１１１ｉ１００１０１１
１０・・・・・（７） １−ａ＝Ｑ、０ＯＯＯＯＯＯＯＯＯ０００００１１０１
００１０・ ・・・（８） となる。従って固定小数点演算の場合１乗算器の係数語
長が１６ビツトであれば ａ＝０．１１１１１１１１１１１１１１１ −（９）１
−ａ＝０．００００００００００００００１ 、、、−
、（Ｉｆ）としか設定できず式（２）のステップ入力に
対する出力は となる。この時の時定数は ｎｏＴ＝４．０９５９３４５８７ （秒） ・−＝−０
２となり、所望の５秒から大きくかけはなれたものとな
ってしまう。
すなわち、第１図のディジタル時定数回路では乗算器１
の係数（１，−ａ）が非常に小さな値であり。
の係数（１，−ａ）が非常に小さな値であり。
且つ１乗算器２の係数ａが非常に１に近い値であるため
、固定小数点演算の乗算器を用いた場合、所望の時定数
が得られないと言う欠点がある。
、固定小数点演算の乗算器を用いた場合、所望の時定数
が得られないと言う欠点がある。
本発明の目的は、乗算器の代わりにスケーリング回路と
乗算器を組み合わせたものを用い、且つ乗算器の数が１
個だけのディジタル時定数回路を提供し、上記欠点を除
去するとともに回路規模の削減を実現することにある。
乗算器を組み合わせたものを用い、且つ乗算器の数が１
個だけのディジタル時定数回路を提供し、上記欠点を除
去するとともに回路規模の削減を実現することにある。
本発明ディジタル時定数回路は入力信号線を加算器の第
一の入力端子に接続し、前記加算器の出力信号線をスケ
ーリング回路の入力端子と減算器の＋側入力端子に接続
し、前記スケーリング回路の出力信号線を乗算器の入力
端子に接続し、前記乗算器の出力信号線を前記減算器の
一側入力端子に接続し、前記減算器の出力信号線を１サ
ンプル遅延器の入力端子に接続し、該１サンプル遅ｇ器
の出力信、号線を前記加算器の第２の入力端子に接続し
、前Ａｒ１ＦＲ算器の出力信号線に入力信号に対し所定
の時定数をもった信号を得るように構成される。
一の入力端子に接続し、前記加算器の出力信号線をスケ
ーリング回路の入力端子と減算器の＋側入力端子に接続
し、前記スケーリング回路の出力信号線を乗算器の入力
端子に接続し、前記乗算器の出力信号線を前記減算器の
一側入力端子に接続し、前記減算器の出力信号線を１サ
ンプル遅延器の入力端子に接続し、該１サンプル遅ｇ器
の出力信、号線を前記加算器の第２の入力端子に接続し
、前Ａｒ１ＦＲ算器の出力信号線に入力信号に対し所定
の時定数をもった信号を得るように構成される。
川下穴公明の原理について説明する。（７１、（８）式
％式％） ） と書ける。従って第１図の乗算器Ｉを加算器と、２−１
０のスケーリング回路と、係数１．１１１１１００１０
１０１１１０（２の補数表示、−０，０２５９３９９４
１４１を示す）の乗算器を含む回路に１き替え、且つ、
第１図の乗算器２を２−１０のスケーリング回路と。
％式％） ） と書ける。従って第１図の乗算器Ｉを加算器と、２−１
０のスケーリング回路と、係数１．１１１１１００１０
１０１１１０（２の補数表示、−０，０２５９３９９４
１４１を示す）の乗算器を含む回路に１き替え、且つ、
第１図の乗算器２を２−１０のスケーリング回路と。
係数０．０００００１１０１０１００１０の乗算器を縦
続接続したものに働き替えると１乗算器の係数語長が１
６ビツトであっても ａ＝１−２ Ｘｏ、０２５９３９９４１４１と設定でき
１式（２）のステップ入力に対する出力はとなる。この
時の時定数は ｎｏＴ＝４．９３４４１２８１１（秒） −−−（１６
）となシ所望の５秒に近づけることができる。
続接続したものに働き替えると１乗算器の係数語長が１
６ビツトであっても ａ＝１−２ Ｘｏ、０２５９３９９４１４１と設定でき
１式（２）のステップ入力に対する出力はとなる。この
時の時定数は ｎｏＴ＝４．９３４４１２８１１（秒） −−−（１６
）となシ所望の５秒に近づけることができる。
ただ、第１図の乗算器１個を乗算器を１個含む回路で置
き−ｌえるため乗算器の総数は２個で変わらない。
き−ｌえるため乗算器の総数は２個で変わらない。
ここで、第１図の回路が係数（］−ａ）の乗算器１個で
実現できることに層目し１回路を変形しその１個の乗算
器をスケーリング回路と乗算器を縦続接続したものに置
き替えたのが本発明である。
実現できることに層目し１回路を変形しその１個の乗算
器をスケーリング回路と乗算器を縦続接続したものに置
き替えたのが本発明である。
（１）式において１−ａ＝ｂとおくと（１）式はＨ４ｚ
）＝ ｂ／ （１−ｚ−’ （１ｂ ） ） −−（１
７）と表わされる。時定数を長くとるためにはｂｚＯに
な９乗算器の係数精度が限られていると時定数の精度を
十分に高めることができな（へ。ぞのためｂ＝１／ｃ、
ｘ（ｂ−ｃ） ・・−（１８）と考え１／Ｃというスフ
−リング部分とｂ−ｃという乗算部分に分割する。ここ
でＣは２のべき乗とする。（ｌｒｌ）式と（四）式１回
％しすうと第ｚ鳴しηろ以下本発明の実施例を図面につ
いて説明する。
）＝ ｂ／ （１−ｚ−’ （１ｂ ） ） −−（１
７）と表わされる。時定数を長くとるためにはｂｚＯに
な９乗算器の係数精度が限られていると時定数の精度を
十分に高めることができな（へ。ぞのためｂ＝１／ｃ、
ｘ（ｂ−ｃ） ・・−（１８）と考え１／Ｃというスフ
−リング部分とｂ−ｃという乗算部分に分割する。ここ
でＣは２のべき乗とする。（ｌｒｌ）式と（四）式１回
％しすうと第ｚ鳴しηろ以下本発明の実施例を図面につ
いて説明する。
第２図は本発明の一実施例の構成図で、−入力ステップ
信号線１０１を加算器１１の第一の入力端子ａ［接続し
、前記加算器１１の出力信号線１１１をスケーリング回
路１２の入力端子すと減算器１５の＋個入力端子Ｃに接
続し、前記スケーリング回路１２の出力信号線１２１を
乗算器１３の入力端子ｄに接続し、前記乗算器１３の出
力信号線１３１を前記減算器１５の一側入力端子ｅに接
続し、前記減算器１５の出力信号線１５１を１サンプル
遅延器１４の入力端子ｆに接続し、該１サンプル遅延器
１４の出力信号線１４１を前記加算器１１の第２の入力
端子ｇに接続し、前記乗算器１３の出力信号線１３１に
前記入力ステップ信号に対し所定の時定数をもった信号
を得るようにしである。
信号線１０１を加算器１１の第一の入力端子ａ［接続し
、前記加算器１１の出力信号線１１１をスケーリング回
路１２の入力端子すと減算器１５の＋個入力端子Ｃに接
続し、前記スケーリング回路１２の出力信号線１２１を
乗算器１３の入力端子ｄに接続し、前記乗算器１３の出
力信号線１３１を前記減算器１５の一側入力端子ｅに接
続し、前記減算器１５の出力信号線１５１を１サンプル
遅延器１４の入力端子ｆに接続し、該１サンプル遅延器
１４の出力信号線１４１を前記加算器１１の第２の入力
端子ｇに接続し、前記乗算器１３の出力信号線１３１に
前記入力ステップ信号に対し所定の時定数をもった信号
を得るようにしである。
第２図において、１／ｃのスケーリング回路１２は２の
べき乗であるから乗算器全心安としない極く簡単な回路
で実現できる。乗算器１３の係数はｂ−ｃで表わされｂ
ｏｏの場合で係数精度に限度があっても十分な精度を保
つことができる。
べき乗であるから乗算器全心安としない極く簡単な回路
で実現できる。乗算器１３の係数はｂ−ｃで表わされｂ
ｏｏの場合で係数精度に限度があっても十分な精度を保
つことができる。
本発明によれば、固定小数点演算の乗算器を用いた場合
のディジタル時定数回路を実現することができ、かつ１
乗算器は１個しか会戦としないためハードウェア規模を
小さくすることができる。
のディジタル時定数回路を実現することができ、かつ１
乗算器は１個しか会戦としないためハードウェア規模を
小さくすることができる。
第１図は従来のものの構成図、給２図は本発明の一実施
例の構成図であるー ンプルの遅延器、５・・・・・減算器。 ′＼ 第１図 ）５ 第２図
例の構成図であるー ンプルの遅延器、５・・・・・減算器。 ′＼ 第１図 ）５ 第２図
Claims (1)
- 【特許請求の範囲】 入力信号線を加算器の第一の入力端子に接続し。 前記加算器の出力信号線をスケーリング回路の入力端子
と減算器の＋側入力端子に接続し、前記スケーリング回
路の出力信号線を乗算器の入力端子に接続し、前記乗算
器の出力信号線を前記減算器の一側入力端子に接続し、
前記減算器の出力信号線を１サンプル遅延器の入力端子
に接続し、該１サンプル遅延器の出力信号線を前記加算
器の第２の入力端子に接続し、前記乗算器の出力信号線
に入力信号に対し所定の時定数をもった信号を得るよう
にしたことを特徴とするディジタル時定数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051583A JPS6081916A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19051583A JPS6081916A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081916A true JPS6081916A (ja) | 1985-05-10 |
Family
ID=16259371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19051583A Pending JPS6081916A (ja) | 1983-10-12 | 1983-10-12 | デイジタル時定数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054717A1 (ja) * | 2004-11-19 | 2006-05-26 | Pioneer Corporation | ディジタルフィルタ |
-
1983
- 1983-10-12 JP JP19051583A patent/JPS6081916A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054717A1 (ja) * | 2004-11-19 | 2006-05-26 | Pioneer Corporation | ディジタルフィルタ |
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