JPS6081982A

JPS6081982A - 固体撮像装置

Info

Publication number: JPS6081982A
Application number: JP58191197A
Authority: JP
Inventors: Shoichi Tanaka; 正一田中
Original assignee: Individual
Current assignee: Individual
Priority date: 1983-10-12
Filing date: 1983-10-12
Publication date: 1985-05-10
Also published as: JPH0525226B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は固体撮像装置の信号処理回路に関し，特にＭＯ
Ｓ形固体撮像装置の信号処理回路に関する。

背景技術水平電荷結合装置（ＨＣＣＤ）を持つＣＣＤ形固体撮像
装置（以下，ＣＣＤエリアセンサと略称される。）と水
平信号線（ＨＳＬ）を持つＭＯＳ形固体撮像装置（以下
，ＭＯＳエリアセンサと略称される。）は公知である。

これらのエリアセンサは特有のノイズを出力信号と共に
発生するので，ノイズ除去のために多くの先行技術が提
案されている。特開５３−４０２１５は水平信号線と基
準電源をリセツトトランジスタで接続し，そして，垂直
信号線と水平信号線を並列に接続された水平走査トラン
ジスタとクリアトランジスタで接続する事を開示する。

テレビジヨン画像工学ハンドブツク，４３２頁はＭＯＳ
ラインセンサにおいて，信号線と基準電源をリセツトト
ランジスタによつて接続し，そして，信号電圧をサンプ
リングする事を開示する。セキン＆トンプセツト，電荷
転送デバイス，近代科学社，４９頁，そしてＨｏｗ−ｅ
ｓ　＆　Ｍｏｒｇａｎ，Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ
　Ｄｅｖｉｃｅｓ　＆　ｓｙｓ−ｔｅｍｓ，Ｊｏｈｎ　
Ｗｉｌｅｙ　＆　ｓｏｎｓ，７４頁はＣＣＤエリアセン
サの信号電圧を相函２重サンプリング技術によつて処理
する事を開示する。

発明の開示上記の先行技術によつて，ＭＯＳエリアセンサまたはＣ
ＣＤエリアセンサのＳＮ比は改善される。

しかしながら，固体撮像装置のＳＮ比はさらに改善され
る必要があり，実用化のために多くの問題を解決する必
要がある。従来の，水平信号線と基準電源を接続するリ
セツトトランジスタを備えるＭＯＳ形エリアセンサの問
題は信号電荷が垂直信号線と水平信号線に分割されるの
で，水平信号線の信号電圧が小さくなる事である。垂直
信号線の容量が大きい事と水平走査トランジスタのター
ンオン時間が短いために水平信号線の充電が十分でない
ために，光セルの信号電荷の３０％程度の量だけがＨＳ
Ｌに送られる。そして，水平ブランキング期間に実施さ
れるクリアトランジスタのクリア動作は垂直信号線（Ｖ
ＳＬ）に固定ノイズ電荷を残留させる。上記の固定ノイ
ズ電荷は水平走査トランジスタとクリアトランジスタの
ばらつきまたは水平走査パルス電圧とクリアパルス電圧
のばらつきによつて発生する。従来の，相函２重サンプ
リング回路を使用するＣＣＤ形エリアセンサの問題は相
函２重サンプリング回路のクランプ回路とサンプルホー
ルド回路がスイツチング動作を含むので，バイポーラ信
号処理回路で構成する事が困難である事である。さらに
，上記のクランプ回路とサンプルホールド回路のクロツ
クノイズは信号のＳＮ比を低下させる。本発明は上記の
問題を解決するためになされた。上記の問題を解決する
ために複数の独立発明を開示する。これらの独立発明は
深い相互関係を持ち，一緒に実施する事によつて相乗効
果を発生するので一緒に記載される。本発明はしたがつ
て，固体撮像装置のＳＮ比の改善である。特開５８−１
５３７４，特開５８−５９６８１，特出５７−１８７１
７３，は本出願人によつて出願された本発明の先行発明
である。特開５７−４１０８１，特開５７−６５０７３
，特開５７−８３９７４，特開５８−１４５１５３，特
出５７−１０７７７１，特出５７−１２９１４６特出５
８−６１３４，特出５８−２０４０５は本発明の関連す
る先行発明である。本発明の特徴と効果が以下に説明さ
れる。

独立発明１、（クレーム１）クレーム１の構造を持つＭＯＳ形エリアセンサにおいて
，第１期間にリセツトトランジスタが動作して水平信号
線に基準電位を与え，次の第２期間にクランプ回路が動
作して，結合コンデンサの第２端に基準電位を与え，次
の第３期間に蓄積コンデンサからＨＳＬに信号電荷が読
み出される。このようにすれば，リセツトトランジスタ
によるリセツトノイズは大巾に削限され，水平信号線に
抵抗を接続する実施例に比べて出力される平均信号電圧
は大巾に大きくなる。水平走査トランジスタとクリアト
ランジスタによつて水平スイツチ回路を構成し，上記の
リセツトスイツチを備える従来例において，ＶＳＬとＨ
ＳＬの容量分割及び水平走査スイツチの動作時間の短縮
はＨＳＬの信号電圧は大巾に小さくなつた。本発明によ
れば上記の従来例に比べて２〜３倍以上の水平信号電圧
を得る事ができ，さらに水平走査スイツチを小型にでき
るので水平走査ノイズは小さくなる。さらに，第１期間
の後で第２期間を設定するか，第１期間とオーバラツプ
して第２期間を設定する事によつて，第１期間または第
１期間後に出力されるリセツトノイズを上記のクランプ
回路で除去できる。上記の結果，信号のＳＮ比は大巾に
改善された。

従属発明１，（クレーム２）独立発明１において，クレーム２の構造が付加される。

そして，第１期間または第２期間以外の第４期間にサン
プルホールド回路またはアナログ伝達ゲート回路によつ
て出力信号電圧が選択的に伝送される。このようにすれ
ば，水平走査ノイズ電圧も除去する事ができる。ただし
，第４期間が始まる前に蓄積コンデンサからＨＳＬに信
号電荷が読み出される必要がある。従来のラインセンサ
において，リセツトスイツチとサンプルホールド回路の
使用によつて水平走査ノイズを除去する事は公知である
。しかし，この技術をエリアセンサに応用する時に独立
発明１に説明された理由によつてＨＳＬの信号電圧が小
さくなる欠点と，ＶＳＬに大きな残留信号電荷が存在す
る欠点が発生した。さらにリセツトノイズによつてＳＮ
比が大巾に低下した。また従来の相函２重サンプリング
技術において，この技術を独立発明１のＭＯＳ形エリア
センサに応用する事によつて水平走査ノイズをリセツト
ノイズと共に除去できる事は公知ではなかつた。本発明
によれば水平走査ノイズとリセツトノイズを除去できる
ので特に水平走査トランジスタを備えるＭＯＳ形エリア
センサにおいて，信号のＳＮ比は大巾に改善される。独
立発明１の水平スイツチ回路と，リセツトスイツチと，
サンプルホールド回路またはアナログ伝達ゲート回路を
使用し，第１，第３，第４期間をオーバラツプレないよ
うに設定する事によつて水平走査ノイズは除去できる。

さらにローパスフイルタの使用によつてリセツトノイズ
も除去できる。しかし，リセツトスイツチがターンオフ
する時のクロツク電圧のゆらぎ，または熱的ゆらぎによ
つて，リセツト期間（第１期間）の後でＨＳＬにノイズ
電荷が残留する事に注目されたい。このノイズ電圧をコ
ンデンサ（結合コンデンサ）を介してクランプすればＳ
Ｎ比はさらに改善される。これは上記のゆらぎノイズが
短時間において変化が少ない事に起因する。すなわち，
ゆらぎノイズの低周波成分がカツトされる。そしてその
高周波成分はローパスフイルタによつて抑圧される。独
立発明１に開示される水平スイツチ回路において，ＶＳ
Ｌの信号電荷の８０％〜９５％，またはそれ以上の信号
電荷をＨＳＬに転送できる事は本出願人による先行発明
によつて説明されている。その結果，リセツトスイツチ
の使用による残留信号電荷クリア問題（ＶＳＬの残留信
号電荷）はより簡単になる。従来において，水平走査ス
イツチと並列に接続されるクリアスイツチは大きなノイ
ズを発生した。これは，クリアパルス電圧と水平パルス
電圧のばらつき，そしてクリアトランジスタと水平走査
スイツチのしぎい値電圧または容量のばらつきに起因す
る。さらに，本発明のリセツトスイツチはＨＳＬだけを
放電すればよいので小型にでき，そのリセツトノイズは
小さくなる。上記の説明は独立発明１と従属発明１の両
方の説明である。なお，アナログ伝達ゲート回路による
信号電圧のサンプリングは従来の相函２重サンプリング
技術に開示されるサンプルホールド回路に比べて簡単で
あり，特にバイポーラ集積回路によつて構成できる利点
がある。従来のサンプルホールド回路において，サンプ
リングスイツチがターンオフする瞬間の入力信号電圧と
共存するノイズ電圧はホールド期間の間だけ保持される
。その結果，上記の瞬間の高周波ノイズ電圧が低周波化
され，ローパスフイルタを使用しても除去できない欠点
があつた。

アナログ伝達ゲート回路の使用によつて上記の高周波ノ
イズ電圧はそのまま伝達されるのでローパスフイルタに
よつて容易に除去できる。

従属発明２、（クレーム３）クレーム３の構造において，水平走査ノイズは水平走査
トランジスタを使用する実施例に比べて非常に小さくで
きるので第３期間が終らない時刻に第４期間を開始する
事ができる。従属発明１の間題は１画素処理期間内に第
１，第２，第３，第４期間を設定する必要がある事であ
る。従来の相函２重サンプリング技術において，各期間
は互いに独立に設定される。その結果，各スイツチの動
作時間は非常に短かくなり，画素数の増加によつて設計
が非常に困難になつた。たとえば１画素信号を１３０ｎ
ｓｅｃで処理する場合，各期間はそれぞれ２０ｎｓｅｃ
であり，各期間の間に約１３ｎｓｅｃの過渡期間が配置
される。本発明は上記の問題を改善する。

従属発明３、（クレーム４）クレーム４の構造において，クランプ回路はリセツトス
イツチのスイツチングノイズの伝送を抑圧するので，第
４期間は第３期間と重なる事ができる。その結果，従来
の相函２重サンプリング技術に比べて，各期間を長くす
る事ができる。信号伝送期間（第４期間）の増加は平均
ＳＮ比を向上する。

従属発明４、（クレーム５）クレーム５の構造において，水平走査ノイズは非常に小
さくなる。したがつて第２期間内に第１期間を設定する
事によつて，結合コンデンサの第２端にリセツトノイズ
と水平走査ノイズが非常に小さい信号電圧を発生させる
事ができる。その結果，サンプルホールド回路またはア
ナログ伝達ゲートは任意の時間帯に設定できる。また，
サンプルホールド回路とアナログ伝達ゲート回路を省略
できる。その結果，各期間は長くなり，平均ＳＮ比は改
善され，回路設計が簡単になる。たとえば１画素信号を
１３０ｎｓｅｃで処理する場合，第１期間は第２期間と
同時に開始され，第１期間は４０ｎｓｅｃ，第２期間は
６０ｎｓｅｃであり，第４期間は７０ｎｓｅｃであり，
第３期間は第４期間内に任意に設定される。

従属発明５、（クレーム６）クレーム６の構造において，各水平走査期間において，
各ＨＳＬは異なるＶＳＬから信号電荷を受け取る。この
ようにすれば，各ＨＳＬはオーバーラツプして動作でき
るので，１画素信号処理時間は大巾に増加する。好きし
い実施例において，ＨＳＬは２，または４本配設される
。このようにすれば，第１〜第４期間はそれぞれ大巾に
長くなるので回路設計が容易になり，クロツク電力が低
下する。

独立発明２、（クレーム７）クレーム７の構造と利点はクレーム２に説明される。ク
レーム７はクレーム２の用途拡張である。

従属発明１，２，（クレーム８），（クレーム９）クレ
ーム８の構造において，簡単なバイポーラアナログ伝達
ゲート回路が開示される。好ましい実施例において，出
力信号電圧は上記のバイポーラトランジスタのコレクタ
から発生し，上記のパルス回路は第２バイポーラトラン
ジスタである。このようにすれば，アナログ伝達ゲート
が複数個配置される実施例において，べース／エミツタ
間電圧のばらつきによるレベル差と，クロツク電力の増
加を抑制できる。

独立発明３、（クレーム１０）クレーム１０の構造と利点はクレーム３に説明される。

クレーム１０はクレーム３の用途拡張である。ＨＣＣＤ
と出力ダイオードの間に直流ＭＯＳゲート（電位障壁）
を備えるＣＣＤ形リニアまたはエリアセンサにおいて，
ＨＣＣＤの転送クロツクノイズは一定であり，しかも非
常に小さいので第３期間が終る前に第４期間を実施して
もＳＮ比の劣化は非常に小さい。もちろんローパスフイ
ルタで転送クロツクノイズを除去する事も可能である。

このようにすれば各期間を延長する事ができる。

独立発明４、（クレーム１１）クレーム１１の構造と利点はクレーム４と同じである。

クレーム１１はクレーム４の用途拡張である。このよう
にすれば，第１〜第４期間を延長できる。

従属発明１、（クレーム１２）クレーム１２の構造と利点はクレーム５と同じである。

このようにすれば，第１〜第４期間を延長する事ができ
る。好ましい実施例において，サンプルホールド回路ま
たはアナログ伝達ゲート回路は省略される。そして，第
２期間以外の期間は第４期間であり，第３期間は第４期
間内に設定される。

独立発明５、（クレーム１３）上記の各発明または従来の相函２重サンプリング回路の
問題は高速クランプ回路の設計である。特に，サンプル
ホールド回路またはアナログ伝達ゲート回路を持たない
実施例において，クランプ回路は高速で動作する必要が
ある。（結合コンデンサの第２端を高速で電位固定する
必要がある。）クレーム１３の構造の採用において，上
記の問題は解決される。すなわち，クランプ期間（第２
期間）において，結合コンデンサの第１端の電位変動が
充電回路のエミツタホロワトランジスタのエミツタノベ
ース間電圧を増加すれば，上記のエミツタホロワトラン
ジスタは大きな充電電流を流して，結合コンデンサの第
２端の電位変化を抑圧する。そして，結合コンデンサの
第１端の上記の電位変動が放電回路の定電流放電特性に
よつて急速に放電される。この放電の間，上記のエミツ
タホロワ回路の充電電流は０または大巾に抑圧される。

放電回路のエミツタ抵抗を低減する程，上記の放電電流
は大きくなる。好ましい１実施例において，第２バイポ
ーラトランジスタのベースに直流電圧が印加され，上記
の制御回路は第３バイポーラトランジスタであり，エミ
ツタホロワトランジスタ（充電回路の）と第３バイポー
ラトランジスタのベースには逆位相のパルス電圧が印加
される。このようにすれば，クランプ回路をバイポーラ
トランジスタ集積回路で構成する事ができる。さらに第
２バイポーラトランジスタを飽和動作させる事ができる
。好ましい実施例において，リセツトスイツチがターン
オフする時に発生するリセツトオフパルスノイズ電圧が
上記の充電電流を減少するように信号電圧の極性を設計
すれば，リセツトオフパルスノイズ電圧の立下り過渡波
形電圧は充電回路のエミツタホロワトランジスタのエミ
ツタ／ベース間電圧を増加する方向に衝くので，上記の
リセツトオフパルスノイズ電圧の立下り過渡波形電圧は
高速でクランプできる。その結果，リセツト期間が終つ
てすぐにクランプ期間を終る事ができる。

上記の各発明において，基本動作を損わない範囲で公知
のまたは非公知の電気部品を付加する事は上記の各発明
と均等である。上記の各発明の他の特徴と効果が以下に
説明される。図１は先行技術の説明の欄で説明された相
函２重サンプリング技術を表わす等価回路である。ＣＣ
Ｄ１から出力される信号電荷は出力ダイオード２によつ
て電圧に変化され，出力ダイオード２はリセツトスイツ
チ３によつて直流電位Ｖｏｃ１にリセツトされる。

節点２Ａはアンプ４Ａと結合コンデンサ５を介してクラ
ンプスイツチ６に接続される。節点５Ｂはアンプ４Ｂを
介して，サンプルスイツチ７とコンデンサ８によつて構
成されるサンプルホールド回路に入力される。アンプ４
Ｃは高い入力抵抗を持つ。図２は図１のクロツク波形図
である。図３はは本発明の１実施例を表わす等価回路で
ある。ＶＳＬ１２とＨＳＬ１１は水平スイツチ回路９に
よつて接続される。簡単に説明すれば，水平ブランキン
グ期間に，ＶＳＬの信号電荷は直流ゲート電位を持つ第
１転送ゲートを介して第１コンデンサ９Ｃの第２端に不
完全転送され，さらに，第２転送ゲート９Ｄを介して蓄
積コンデンサ９Ｅの第２端に不完全転送される。第３コ
ンデンサ９Ａは転送停止用コンデンサであり，完全転送
ゲート９Ｆはノイズ電荷クリア用転送ゲートである。直
流ゲート電位を持つ第３転送ゲート９Ｇは電位障壁であ
り，水平走査回路１０が水平走査パルス電圧ＶＸを蓄積
コンデンサ９Ｅの第１端に印加する時に，その第２端の
信号電荷は上記の電位障壁を越えてＨＳＬに転送される
。ＨＳＬ１１はリセツトスイツチ３とアンプ４Ａに接続
される。水平スイツチ回路の不完全転送動作と変形態様
に関しては本出願人による前記の先行出願を参照された
い。アンプ４Ａは結合コンデンサ５を介してクランプ回
路６に接続される。そして結合コンデンサの第２端の信
号電圧はアンプ４Ｂを介して出力される。図３の信号処
理回路のクロツク波形図が図４に説明される。ただし，
電圧値と極性は自由に設計できる。リセツトスイツチが
動作する第１期間はクランプ回路が動作する第２期間に
含まれるので，コンデンサ５の第２端５Ｂの電位はリセ
ツトノイズの影響をほとんど受けない。そして，クラン
プスイツチがターンオフした後で，コンデンサ９Ｅに水
平走査パルス電圧が印加される第３期間が設定されるの
で，ＨＳＬの電圧が出力される第４期間に信号電圧が出
力される。上記の水平スイツチ回路の水平走査ノイズは
小さいのでアンプ４Ａのダイナミツクレンジは小さくて
良い。しかし，ＳＮ比の改善のためにアンプ４Ａは固体
撮像素子に内蔵される電圧増巾アンプを含む事が好まし
い。１実施例において，上記の電圧増巾アンプはＣＭＯ
Ｓソース接地アンプである。ブルーミング抑制用Ｐ形ウ
エルと同じ工程で上記のＣＭＯＳアンプ用のＰ形ウエル
を作る事ができる。ただし，アンプに接続される抵抗は
信号処理用チツプに作る事が望ましい。図５は本発明の
他の実施例を表わす等価回路図である。図５は基本的に
図４にアナログ伝達ゲート回路１３を付加したものであ
る。ただし，水平スイツチ回路は他の態様が開示される
。具体的には第３コンデンサ９Ｆと第４転送ゲート９Ｈ
が付加される。これらはＭＯＳ電極であり，信号電荷は
完全転送される。図６は図５の１実施例のクロツク波形
図である。リセツトスイツチが動作する第１期間（Ｒ１
）とクランプ回路が動作する第２期間（Ｃ２）は重なる
。そしてクランプ期間の終了後に蓄積コンデンサ９Ｅの
第１端に水平走査パルス電圧が印加される第３期間（Ｓ
３）が設定され，アナログ伝達ゲート回路が動作する第
４期間（Ｔ４）は第３期間と重なる。上記の重なる時間
は任意である。図７と図８はクランプ回路の１実施例等
価回路を表わす。図７において，充電回路であるエミツ
タホロワトランジスタ１４のベースにはクロツク電圧Ｖ
２が印加される。そしてそのエミツタは結合コンデンサ
５の第２端５Ｂに接続される。放電回路は第２バイポー
ラトランジスタ１５とエミツタ抵抗１９と共通エミツタ
接続された第３バイポーラトランジスタ１６を備える。

第３バイポーラトランジスタ１６のベースには直流電圧
が印加され，第２トランジスタ１５のベースには整流素
子を介してクロツク電圧Ｖ２が印加される。整流素子１
７の１端は抵抗１８を介して第１電源Ｖｓに落とされる
。クロツク電圧が変化して第２トランジスタ１５のベー
スが第３トランジスタのベースに比べて０．５Ｖ以上低
く（負）になれば，第２トランジスタはカツトオフし，
放電は停止する。第２端５Ｂが高い入力抵抗を持つアン
プに接続されるとすれば，第２端５Ｂの電位は十分長い
期間保持されるので，クロツク電圧Ｖ２は１Ｖまたはそ
れ以上変化させる事によつてエミツタホロワトランジス
タ１４もカツトオフする。そして再びクロツク電圧Ｖ２
が正に変化する時，トランジスタ１４，１５はターンオ
ンする。

トランジスタ１４のかわりに整流素子を介して第２端５
Ｂにクロツク電圧を印加する事は可能である。また，第
３トランジスタ１６のかわりに整流素子を介して第２ト
ランジスタ１５のエミツタに直流電位を印加する事は可
能である。図８は図７の変形実施例であり，第２トラン
ジスタ１５のベースに直流電圧を印加し，第３トランジ
スタ１６のベースに逆位相クロツク波形Ｖ２を印加する
事を開示する。もちろん，第３トランジスタのかわりに
整流素子を介して第２トランジスタ１５のエミツタにク
ロツク電圧Ｖ２を印加しても良い。図９は図５の応用実
施例であり，ＨＳＬを２本配設し，そして結合コンデン
サ５の第２端５Ｂ２及び５Ｂ１にそれぞれ３個のアナロ
グ伝達ゲート回路を配置する事を開示する。ＨＳＬ１１
Ａは奇数列のＶＳＬに接続され，ＨＳＬ１１Ｂは偶数列
のＶＳＬに接続される。そしてＨＳＬ１１Ｂに接続され
る信号処理回路はＨＳＬ１１Ａに接続される信号処理回
路に比べて１８０度異なる位相で動作する。そして，ア
ナログ伝達ゲート回路１３（Ａ〜Ｆ）はそれぞれ色信号
を分離する。そして分離された色信号は加算器４４（Ａ
，Ｂ，Ｃ）で加算される。この実施例によれば図５のア
ナログ伝達ゲート回路を複数個配置する事によつて色分
離を実施している。図１０はアナログ伝達ゲート回路の
１実施例断面図である。３個のバイポーラ差動増巾アン
プ２４，２５，２６が配置され，各差動アンプ２４，２
５，２６は同じ構造を持つ。各アンプは第１トランジス
タ２０Ａと，そのコレクタに接続するコレクタ抵抗２３
Ａと，そのエミツタに持続するエミツタ抵抗２２Ａと，
共通エミツタ接続された第２トランジスタ２１Ａを持つ
。そして第１トランジスタ２０Ａのベースに入力信号電
圧が印加され，第２トランジスタのベースにクロツク電
圧Ｖ４Ｘ，Ｖ４Ｙ，Ｖ４Ｚが印加される。エミツタから
出力を取り出す事は可能であり，第２トランジスタの代
わりに整流素子を介してクロツク電圧を印加する事も可
能である。第１トランジスタがカツトオフする時に，そ
のコレクタは第２電源電位ＶＤに保持される。図１０に
よつて図９のアナログ伝達ゲート回路が理解されるであ
ろう。図１１は図９の加算回路４４（Ａ，Ｂ，Ｃ）の１
実施例を説明する等価回路であり，特に４４Ａだけを記
載してある。

【図面の簡単な説明】

図１は従来の相函２重サンプリング回路を表わす等価回
路図である。図２は図１のクロツク波形図である。図３
は本発明の１実施例を表わす等価回路図である。図４は
図３のクロツク波形図である。図５は本発明の他の実施
例を表わす等価回路図である。図６は図５の１実施例ク
ロツク波形図である。図７と図８は本発明のクランプ回
路を表わす等価回路図である。図９は図５の応用実施例
を表わすブロツク図である。図１０は本発明のアナログ
伝達ゲート回路を表わす等価回路図である。図１１は加算回路を表わす等価回路図である。特許出願人　田中正一

Claims

【特許請求の範囲】

（１）、垂直信号線（ＶＳＬと略称される。）と，水平
信号線（ＨＳＬと略称される。）を備えるＭＯＳ形固体
撮像装置において，ＶＳＬとＨＳＬを接続する水平スイツチ回路と，ＨＳＬ
にその１端が接続されるリセツトスイツチと，電位固定
回路を備え，該水平スイツチ回路は不完全転送ゲートと
蓄積コンデンサと水平走査素子を備え，該電位固定回路
はその第１端に信号電圧が印加される結合コンデンサと
，その第１端が結合コンデンサの第２端に接続されるク
ランプ回路を備える事を特徴とするＭＯＳ形固体撮像装
置。
（２）、上記の結合コンデンサの第２端は直接に，また
はアンプを介してサンプルホールド回路またはアナログ
伝達ゲート回路に接続される事を特徴とする第１項記載
のＭＯＳ形固体撮像装置。
（３）、上記の蓄積コンデンサの第２端は電位障壁を介
してＨＳＬに接続され，そして水平走査素子を兼ねる蓄
積コンデンサの第１端に水平走査パルス電圧が印加され
る第３期間は上記のサンプルホールド回路またはアナロ
グ伝達ゲート回路の動作する第４期間と重なる事を特徴
とする第２項記載のＭＯＳ形固体撮像装置。
（４）、上記のリセツトスイツチが動作する第１期間は
上記のクランプ回路が動作する第２期間と重なる事を特
徴とする第１項記載のＭＯＳ形固体撮像装置。
（５）、上記の蓄積コンデンサの第２端は電位障壁を介
してＨＳＬに接続され，そして水平走査素子を兼ねる蓄
積コンデンサの第１端に水平走査パルス電圧が印加され
，そして上記の第１期間は上記の第２期間内に設定され
る事を特徴とする第４項記載のＭＯＳ形固体撮像装置。
（６）、複数の水平信号線（ＨＳＬ）が配設され，各Ｈ
ＳＬはそれぞれ異なるＶＳＬから信号電荷を受け取る事
を特徴とする第１項記載のＭＯＳ形固体撮像装置。
（７）、水平電荷結合装置（ＨＣＣＤと略称される。）
またはＨＳＬを備えるリニアまたはエリア固体撮像装置
において。ＨＣＣＤの出力ダイオードまたはＨＳＬはリセツトスイ
ツチの１端に接続され，そしてＨＣＣＤの出カダイオー
ドまたはＨＳＬはアンプを介して結合コンデンサの第１
端に接続され，結合コンデンサの第２端はクランプ回路
の第１端に接続され，そして結合コンデンサの第２端は
直接にまたはアンプを介してアナログ伝達ゲート回路に
接続される事を特徴とする固体撮像装置。
（８）、上記のアナログ伝達ゲート回路はバイポーラト
ランジスタと，そのエミツタと第１電源を接続するエミ
ツタ抵抗と，そのコレクタと第２電源を接続するコレク
タ抵抗と，上記のエミツタ電位を制御するパルス回路を
備え，入力信号電圧は上記のトランジスタのベースに印
加され，出力信号電圧は上記のトランジスタのコレクタ
またはエミツタから発生し，エミツタから出力信号電圧
を発生させる時には上記のコレクタ抵抗は省略できる事
を特徴とする第７項記載の固体撮像装置。
（９）、上記のパルス回路は整流素子または第２バイポ
ーラトランジスタであり，整流素子の第１端または第２
バイポーラトランジスタのエミツタは上記の信号増巾ト
ランジスタのエミツタに接続され，上記の整流素子の第
２端または第２バイポーラトランジスタのベースにパル
ス電圧が印加される事を特徴とする第８項記載の固体撮
像装置。
（１０）、ＨＣＣＤまたはＨＳＬを備えるリニアまたは
エリア固体撮像装置において，ＨＣＣＤの出力ダイオードまたはＨＳＬはリセツトスイ
ツチの１端に接続され，そしてＨＣＣＤの出力ダイオー
ドまたはＨＳＬはアンプを介して結合コンデンサの第１
端に接続され，結合コンデンサの第２端はクランプ回路
の第１端に接続され，そして結合コンデンサの第２端は
直接に，またはアンプを介してサンプルホールド回路ま
たはアナログ伝達ゲート回路に接続され，そしてＨＣＣ
Ｄの出力ダイオードまたはＨＳＬに信号電荷が読み出さ
れる第３期間は上記のサンプルホールド回路またはアナ
ログ伝達ゲート回路が動作する第４期間と重なる事を特
徴とする固体撮像装置。
（１１）、ＨＣＣＤまたはＨＳＬを備えるリニアまたは
エリア固体撮像装置において，ＨＣＣＤの出力ダイオードまたはＨＳＬはリセツトスイ
ツチの１端に接続され，そしてＨＣＣＤの出力ダイオー
ドまたはＨＳＬはアンプを介して結合コンデンサの第１
端に接続され，結合コンデンサの第２端はクランプ回路
の第１端に接続され，そして結合コンデンサの第２端か
ら信号電圧が出力され，上記のリセツトスイツチが動作
する第１期間は上記のクランプ回路が動作する第２期間
と重なる事を特徴とする固体撮像装置。
（１２）、上記の第２期間は上記の第１期間を含む事を
特徴とする第１１項記載の固体撮像装置。
（１３）、ＨＣＣＤまたはＨＳＬを備えるリニアまたは
エリア固体撮像装置において，ＨＣＣＤの出力ダイオードまたはＨＳＬはリセツトスイ
ツチの１端に接続され，そしてＨＣＣＤの出力ダイオー
ドまたはＨＳＬはアンプを介して結合コンデンサの第１
端に接続され，結合コンデンサの第２端はクランプ回路
の第１端に接続され，上記のクランプ回路は充電回路と
放電回路を備え，該充電回路は整流素子またはバイポー
ラトランジスタを備え，その整流素子の第１端またはバ
イポーラトランジスタのエミツタは結合コンデンサの第
２端に接続され，上記の整流素子の第２端または上記の
バイポーラトランジスタのベースにはパルス電圧φ１が
印加され，該放電回路は第２バイポーラトランジスタと
，そのエミツタと第１電源を接続するエミツタ抵抗と，
そのエミツタ電位を制御する制御回路を備え，第２バイ
ポーラトランジスタのべースにはパルス電圧φ２または
直流電圧が印加され，上記の制御回路は第２整流素子ま
たは第３バイポーラトランジスタであり，第２バイポー
ラトランジスタのエミツタに，第２整流素子の第１端ま
たは第３バイポーラトランジスタのエミツタが接続され
，上記の第２整流素子の第２端または第３バイポーラト
ランジスタのベースにパルス電圧φ３または直流電圧が
印加される事を特徴とする固体撮像装置。