JPS6083425A - 復調回路 - Google Patents
復調回路Info
- Publication number
- JPS6083425A JPS6083425A JP19140783A JP19140783A JPS6083425A JP S6083425 A JPS6083425 A JP S6083425A JP 19140783 A JP19140783 A JP 19140783A JP 19140783 A JP19140783 A JP 19140783A JP S6083425 A JPS6083425 A JP S6083425A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- phase
- mfm
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Facsimile Image Signal Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はデジタルイ「号伝送や画像電子ファイル等に用
いられるデジタル的に変調された信号を復調する復調回
路に関するものである。
いられるデジタル的に変調された信号を復調する復調回
路に関するものである。
デジタル信号をデジタル的に変調する例えばＭＦＭ変調
（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌ
ａｔｉｏ ｎ ）がフロッピーディスク装置等に用いら
れている。
（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌ
ａｔｉｏ ｎ ）がフロッピーディスク装置等に用いら
れている。
以下ＭＦＭ信号の復調に関して、簡単に述べる。
０又は１のデジタル信号をＭＦＭ変調する場合、第１図
（１）及び（２）に示す様に、変調されるデジタル信号
（１）の０，１（この１つ１つの単位をビットセルとい
う）に対して、変調された信号（２）は、データが１の
場合は、ビットセルの中心で反転し、データがＯの場合
は、０が２つ以上連続した場合のみビットセルの境で反
転する。このＭＦＭ信号を復調する場合、ＭＦＭ信号の
変化点が、ビットセルの中心であるか、境であるかを判
断しなけれはならないためＭＦＭ信号から抽出した同期
クロックの位相を、データの境を正確に識別出来る位相
にする必要がある。
（１）及び（２）に示す様に、変調されるデジタル信号
（１）の０，１（この１つ１つの単位をビットセルとい
う）に対して、変調された信号（２）は、データが１の
場合は、ビットセルの中心で反転し、データがＯの場合
は、０が２つ以上連続した場合のみビットセルの境で反
転する。このＭＦＭ信号を復調する場合、ＭＦＭ信号の
変化点が、ビットセルの中心であるか、境であるかを判
断しなけれはならないためＭＦＭ信号から抽出した同期
クロックの位相を、データの境を正確に識別出来る位相
にする必要がある。
このため従来よりフロッピーティスフ装置などでは、ク
ロック発生装置として、２ユーズロンクドループ（以下
Ｐ、Ｌ、Ｌ、）を使用し、第２図に示す如く、ＭＦＭ信
号（１）に各セックごとに、ある種ノ１ｌｔＪＩパター
ンＡ（例えばデータとして０の連続）を設定しておき、
第２図（２）の如く各セッタＢごとにこの同期パターン
部分ＡでＰ、Ｌ、Ｌ、を引き込み、同期パターンＡに同
期したクロックを得て、同期パターンが終りデータ領域
に入った後は、そのままの位相でクロック信号を出力す
る様に構成されている。尚、Ｃは信号間のギャップ領域
である。
ロック発生装置として、２ユーズロンクドループ（以下
Ｐ、Ｌ、Ｌ、）を使用し、第２図に示す如く、ＭＦＭ信
号（１）に各セックごとに、ある種ノ１ｌｔＪＩパター
ンＡ（例えばデータとして０の連続）を設定しておき、
第２図（２）の如く各セッタＢごとにこの同期パターン
部分ＡでＰ、Ｌ、Ｌ、を引き込み、同期パターンＡに同
期したクロックを得て、同期パターンが終りデータ領域
に入った後は、そのままの位相でクロック信号を出力す
る様に構成されている。尚、Ｃは信号間のギャップ領域
である。
この様な構成の場合、復調した信号を単にデータとして
扱う様な用途には良いが、ＭＦＭ信号より抽出した同期
クロックを用いて、装置動作制御に用いる連続的なタイ
ミング信号を得る必要がある場合には、同期パターンで
クロックが不連続となるため問題が生じる。また、全デ
ータに対して同期パターンの領域があまり大きく取れな
い場合など、同期パターン部分が非常に短くなり、従っ
てＰ、Ｌ、Ｌ、の時定数が小となり、クロックの位相が
不適正となる等の欠陥などに対し弱くなる欠点が生じる
。
扱う様な用途には良いが、ＭＦＭ信号より抽出した同期
クロックを用いて、装置動作制御に用いる連続的なタイ
ミング信号を得る必要がある場合には、同期パターンで
クロックが不連続となるため問題が生じる。また、全デ
ータに対して同期パターンの領域があまり大きく取れな
い場合など、同期パターン部分が非常に短くなり、従っ
てＰ、Ｌ、Ｌ、の時定数が小となり、クロックの位相が
不適正となる等の欠陥などに対し弱くなる欠点が生じる
。
本発明は以上の点に鑑みてなされたもので、デジタル的
に変調された信号から適正なりロック信号を得ることの
できる復調回路を提供することを目的とする。
に変調された信号から適正なりロック信号を得ることの
できる復調回路を提供することを目的とする。
以下、図面を用いて本発明を更に詳細に説明する。
第３図は入力ＮＲＺ信号をＭＦＭ変調するための変調部
の構成を示すブロック図であって、３１はアンド回路、
３２は変調回路、３３は同期付加回路である。また、第
４図は第３図示回路における各部信号状態を示す。
の構成を示すブロック図であって、３１はアンド回路、
３２は変調回路、３３は同期付加回路である。また、第
４図は第３図示回路における各部信号状態を示す。
アンド回路３１の２入力端子の１つには変調すべきＮＲ
Ｚ信号（デジタル信号）ａが入力され、また、他の入力
端子にはゲート信号すが入力される。第４図の如く、ゲ
ート信号すはフレーブ周期ＴのＮＲＺ信号ａの始めに同
期して発生される一定（１」Ｗの間０となるパルス信号
である。これにより、アンド回路３１の出力は第４図示
Ｃの如く先端に一定１１ Ｗの期間信号を有したものと
なる。
Ｚ信号（デジタル信号）ａが入力され、また、他の入力
端子にはゲート信号すが入力される。第４図の如く、ゲ
ート信号すはフレーブ周期ＴのＮＲＺ信号ａの始めに同
期して発生される一定（１」Ｗの間０となるパルス信号
である。これにより、アンド回路３１の出力は第４図示
Ｃの如く先端に一定１１ Ｗの期間信号を有したものと
なる。
従って、この信号を変調回路３２でＭＦＭ変調した出力
ｄのうちゲート信号すにてゲートがかけられた部分は常
にビットセルの境に変化点を有するＭＦＭ信号に変調さ
れる。この様にＭＦＭ変調された信号は同期付加回路３
３に入力される。同期付加回路３３では前述の通りにゲ
ートがかけられて、所定の規則にてＭＦＭ変調されてい
る巾Ｗの信号中に第４図ｅ（、ｅはｄのＹ領域を拡大し
たものである。）の如く、ルベルの信号と０レベルの信
号が夫々３ビツトずつ連続した同期信号Ｘを付加する。
ｄのうちゲート信号すにてゲートがかけられた部分は常
にビットセルの境に変化点を有するＭＦＭ信号に変調さ
れる。この様にＭＦＭ変調された信号は同期付加回路３
３に入力される。同期付加回路３３では前述の通りにゲ
ートがかけられて、所定の規則にてＭＦＭ変調されてい
る巾Ｗの信号中に第４図ｅ（、ｅはｄのＹ領域を拡大し
たものである。）の如く、ルベルの信号と０レベルの信
号が夫々３ビツトずつ連続した同期信号Ｘを付加する。
このように、入力ＮＲＺ信号ａはＭＦＭ変調され同期信
号Ｘとともに出力される。
号Ｘとともに出力される。
第５図は第３図示の変調部から出力されたＭＦＭ信号を
復調するための復調部の構成を示すブロック図であって
、５１はクロック位相判定窓検出回路、５２はＭＦＭ復
調回路、５３はＰ、Ｌ、Ｌ。
復調するための復調部の構成を示すブロック図であって
、５１はクロック位相判定窓検出回路、５２はＭＦＭ復
調回路、５３はＰ、Ｌ、Ｌ。
回路、５４はクロック位相判定回路、５５はクロック位
相反転回路、５６は分周回路である。また、第６図は第
５図示回路における各部信号状態を示す。
相反転回路、５６は分周回路である。また、第６図は第
５図示回路における各部信号状態を示す。
前述の如く、変調部において同期信号が付加されたＭＦ
ＭＦＭ信号クロγり位相判定窓検出回路５１に入力され
る。クロック位相判定窓回路５１では同期信号とクロッ
クにより、変調時に用いられたゲート信号すと同様な一
定巾Ｗの判定窓信号ｆを発生する。尚、この判定窓信号
ｆは前述のゲート信号すとはレベルが反転したものとな
る。
ＭＦＭ信号クロγり位相判定窓検出回路５１に入力され
る。クロック位相判定窓回路５１では同期信号とクロッ
クにより、変調時に用いられたゲート信号すと同様な一
定巾Ｗの判定窓信号ｆを発生する。尚、この判定窓信号
ｆは前述のゲート信号すとはレベルが反転したものとな
る。
従って、この判定窓信号ｆは変調部において、ゲート信
号すにてＮＲＺ信号ａをゲートした区間に対応した１倍
号である。
号すにてＮＲＺ信号ａをゲートした区間に対応した１倍
号である。
ＭＦＭＦＭ信号またＰルル０回路５３にも入力される。
Ｐルル０回路５３は復調されるＮＲＺ信号の２倍の周波
数のクロックと入力するＭＦＭＦＭ信号エンヂとを比較
し、Ｐルル、制御を行ない請求めるべき同期クロックの
２倍の周期をもったクロック信号を出力する。Ｐルル６
回路５３から出力されたクロック信号は分周回路５６に
て１／２に分周され同期クロックｊとしてクロック位相
反転回路５５に入力される。このように分周回路５６か
ら出力、される同期クロ、ツクｊ は、Ｐルル０回路５
３からの２倍の周波数のクロック信号を１／２に分周し
たものなので、２つの位相のいずれかを持ったものとな
る。尚、Ｐルル０回路５３はＭＦＭ信号信号同力時には
常にＰルル、動作する。
数のクロックと入力するＭＦＭＦＭ信号エンヂとを比較
し、Ｐルル、制御を行ない請求めるべき同期クロックの
２倍の周期をもったクロック信号を出力する。Ｐルル６
回路５３から出力されたクロック信号は分周回路５６に
て１／２に分周され同期クロックｊとしてクロック位相
反転回路５５に入力される。このように分周回路５６か
ら出力、される同期クロ、ツクｊ は、Ｐルル０回路５
３からの２倍の周波数のクロック信号を１／２に分周し
たものなので、２つの位相のいずれかを持ったものとな
る。尚、Ｐルル０回路５３はＭＦＭ信号信号同力時には
常にＰルル、動作する。
分周回路５６から出力された同期クロックｊはクロック
位相反転回路５５を介し、外部装置にタイミング信号に
として出力されるとともに復調回路５２に印加される。
位相反転回路５５を介し、外部装置にタイミング信号に
として出力されるとともに復調回路５２に印加される。
また、復調回路５２にはＭＦＭ信号信号同た印加されて
おり、復調回路５２はこのＭＦＭ信号信号同期クロック
ｊを用いてＮＲＺ信号信号組ジタル信号）に復調動作す
る。このようにして得たＮＲＺ信号信号組調信号文とし
て外部装置に出力されるとともにクロック位相判定回路
５４に入力される。
おり、復調回路５２はこのＭＦＭ信号信号同期クロック
ｊを用いてＮＲＺ信号信号組ジタル信号）に復調動作す
る。このようにして得たＮＲＺ信号信号組調信号文とし
て外部装置に出力されるとともにクロック位相判定回路
５４に入力される。
クロック位相判定回路５４にはクロック位相判定窓検出
回路５１からの判定窓信号ｆが入力されており、この判
定窓信号ｆがルベルのときに、ＮＲＺ信号信号組かｌか
を判定する。ここで、判定窓信号ｆがルベルのときには
本来、ＮＲＺ信号ｇはＯでなければならない。従って、
クロック位相判定回路５４はＮＲＺ信号信号組となって
いた場合には復調回路５２にて復調動作に用いた同期ク
ロック信号ｊの位相が適正ではないと判定し、クロック
位相反転回路５５に位相反転信号りを出力する。一方、
判定窓信号ｆがルベルのときに、ＮＲＺ信号信号組であ
れば同期クロックｊの位相が適正と判定し、位相反転信
号りは出力しない。
回路５１からの判定窓信号ｆが入力されており、この判
定窓信号ｆがルベルのときに、ＮＲＺ信号信号組かｌか
を判定する。ここで、判定窓信号ｆがルベルのときには
本来、ＮＲＺ信号ｇはＯでなければならない。従って、
クロック位相判定回路５４はＮＲＺ信号信号組となって
いた場合には復調回路５２にて復調動作に用いた同期ク
ロック信号ｊの位相が適正ではないと判定し、クロック
位相反転回路５５に位相反転信号りを出力する。一方、
判定窓信号ｆがルベルのときに、ＮＲＺ信号信号組であ
れば同期クロックｊの位相が適正と判定し、位相反転信
号りは出力しない。
クロック位相反転回路５５は位相反転信号りを受けると
、現在分周回路５６から入力されている同期クロックｊ
の位相を反転し、クロックの位相を適正なものとする。
、現在分周回路５６から入力されている同期クロックｊ
の位相を反転し、クロックの位相を適正なものとする。
従って、復調回路５２に印加される同期クロックｉも適
正な位相となり、こｈにより、確実にＭＦＭ信号信号同
調させることができる。
正な位相となり、こｈにより、確実にＭＦＭ信号信号同
調させることができる。
以上の様に、本実施例によると、ＭＦＭ変調さまたデー
タを復調するための適正な位相の同期クコツクを得るこ
とができ、従って、復調動作が正直に行なわれるもので
ある。尚、本実施例ではＶＩＦＭ変調について述べたが
、他の変調方式、例えばＭ２ＦＭ （Ｍｏｄｉｆｉｅｄ
ＭＦＭ）変調にも同様に適用できるものである。また
、従来例のように、データのフレーム毎にＰ、Ｌ、Ｌ、
をかけ直すことなく常にＰ、Ｌ、Ｌ、がＭＦＭ信号に対
してロックした状態にあるので、クロックが不連続とな
ることもない。
タを復調するための適正な位相の同期クコツクを得るこ
とができ、従って、復調動作が正直に行なわれるもので
ある。尚、本実施例ではＶＩＦＭ変調について述べたが
、他の変調方式、例えばＭ２ＦＭ （Ｍｏｄｉｆｉｅｄ
ＭＦＭ）変調にも同様に適用できるものである。また
、従来例のように、データのフレーム毎にＰ、Ｌ、Ｌ、
をかけ直すことなく常にＰ、Ｌ、Ｌ、がＭＦＭ信号に対
してロックした状態にあるので、クロックが不連続とな
ることもない。
以上説明した様に２、本発明によると、デジタル的に変
調されたデジタル信号より適正な位相の同期クロックを
連続的に得ることができ、従って、復調動作が確実に行
なうことができるとともにこの同期クロックをタイミン
グ信号にも有効に活用することができるものである。
調されたデジタル信号より適正な位相の同期クロックを
連続的に得ることができ、従って、復調動作が確実に行
なうことができるとともにこの同期クロックをタイミン
グ信号にも有効に活用することができるものである。
第１図はＭＦＭ変調の簡単な説明図、第２図は従来の復
調動作を示すタイミングチャート図、第３図はＭＦＭ変
調部の実施例のブロック図、第４図は第３図示の各ブロ
ックの出力状態を示す図、第５図はＭＦＭ復調部の一実
施例のブロック図、第６図は第５図示の各ブロックの出
方状態を示す図であり、３１はアンド回路、３２は変調
回路。 ３３は同期付加回路、５１はクロック位相判定窓回路、
５２は復調回路、５３は２１１１回路、５４はクロック
位相判定回路、５５はクロック位相反転回路、５６は分
周回路である。 出願人 キャノン株式会社 箔１図 （２） 箔２図 （’２） 箔３閾
調動作を示すタイミングチャート図、第３図はＭＦＭ変
調部の実施例のブロック図、第４図は第３図示の各ブロ
ックの出力状態を示す図、第５図はＭＦＭ復調部の一実
施例のブロック図、第６図は第５図示の各ブロックの出
方状態を示す図であり、３１はアンド回路、３２は変調
回路。 ３３は同期付加回路、５１はクロック位相判定窓回路、
５２は復調回路、５３は２１１１回路、５４はクロック
位相判定回路、５５はクロック位相反転回路、５６は分
周回路である。 出願人 キャノン株式会社 箔１図 （２） 箔２図 （’２） 箔３閾
Claims (1)
- デジタル的に変調されたデジタル信号を復調する復調回
路において、入力デジタル信号に同期したクロック信号
を発生するクロック発生回路と、上記クロック発生回路
の発生したクロック信号の位相が適しているか否かを判
定する位相判定回路と、上記位相判定回路の判定結果に
従って上記クロック信号の位相を反転するクロック位相
反転回路とを有することを特徴とする復調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19140783A JPS6083425A (ja) | 1983-10-13 | 1983-10-13 | 復調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19140783A JPS6083425A (ja) | 1983-10-13 | 1983-10-13 | 復調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6083425A true JPS6083425A (ja) | 1985-05-11 |
Family
ID=16274087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19140783A Pending JPS6083425A (ja) | 1983-10-13 | 1983-10-13 | 復調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083425A (ja) |
-
1983
- 1983-10-13 JP JP19140783A patent/JPS6083425A/ja active Pending
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