JPS6083860A - サ−マルプリンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報の出力機器であるサーマルプリンタのヘッ
ドに関するものである。

（従来例の構成とその問題点） プリンタには種々の方式があり、それらが適所に利用さ
れている。本発明が関係するサーマルプリ／りの方式に
は、感熱紙を用いる方式と熱転写）Ｊ氏との二つがある
。感熱紙を用いる方式は、シリ／タインターフェイスか
らの信号を受けて、サーマルヘッドによってＩｃ４Ｘ熱
紙上に信号に応じた熱１雫を作り、感熱紙を発色させる
ものである。また熱転写方式は、記録用の紙（普通紙も
可）とサーマルへラドとの間に転写紙を挿入した構造を
もち、プリンタインターフェイスからの信号を受けてサ
ーマルヘッドによって転写紙上に信号の熱像を作り、記
録紙上に印字するものである。熱転写紙を用いるサーマ
ルプリメト方式はメインテナンスが容易で安定な印字品
質が得られ、かつカラー化も１１丁能であるという特徴
がある。一方、書込みには？ｊ５エネルギーを使うため
、へ、ド全体としてはかなりの電力および電力制御機能
を必要とする。印字ドツトの解像度が大きくなるほど、
この必２２性は高くなる。この電力と電力制御を如何に
して有効に行うかがサーマルヘッド開発の重要なポイン
トである。

従来のサーマルヘッドの一例について第１図を用いて説
明する。図示のサーマルヘッドは抵抗膜からなる発熱ヘ
ッドアレイ１と、逆流防止用のダイオードアレイ２と、
所望の発熱ヘッドのみに電流をＯＩＬすためにマトリク
ス接続した’ｉｌｉ　（’ｔｊ’ｐ流入き□、・１Ｗ子
：３と、電流流出端子４とからｊ’Ａ成されており、例
に−ば、端子３１がハイレベルで、ｊ’ｌＡＡ子４１が
ローレベルである場合は発熱素子１１のみに電流が流）
′１てｉ・十込みが行われる。書込みに必要なエネルギ
ー＝を１０ｍＪ、　ＹＩＪ込み時間を２ｍｓとすると、
その間５Ｗの′１エカを消費する。発熱素子１１に印加
する、、ｌＵ月−をｔｏｖとすると５００ｍＡの電流が
θｉｅれなければならない。この電流値は集積回路中の
電流としてはかなり大きな（＋＋’＋である。したがっ
て、結線部における電力損失を低減するには、配線の幅
を大きくする必要があり、これが角了像度の向上のため
の障壁となっている。捷だ、ヘッドへの信号の人力Ｇ１
１５子の数、ヘッド内での交差配線が多いことからヘッ
ドの製造歩留りの低下をきたす等の間ｉ眞があった。

（発明の目的） 本発明は上記従来の問題を解消するもので１、駆！ト１
１回路のコン・モクト化、電力制御機能の改善、ヘッド
基板内での配線・Ｐターンの簡略化および外部との信号
線の数の減少が実現できるサーマルへラドケイｉするこ
とを目的とする。

（発明の１１４成） 本発明のサーマルヘッドは直列人カイ８号を受けて、こ
れを並列出力に変換するソフトレノスタとして機能する
第１のサイリスタアレイと段間の結合トランジスタ、記
録用の発熱抵抗体アレイ、第１のサイリスタアレイの各
段の信号にもとすいて発熱抵抗体プレイへの電力制御を
行なう第２のサイリスタアレイから構成するもので、こ
れにより上記目的を達成するものである。また、第１の
サイリスタアレイと第２のサイリスタアレイの間にデー
タ入力制御用のケ゛−ドアレイを付加することにより、
書込み時間を延長することができる。

（実鳩例の説明） 以下、本発明の一実施例について、図面を参照しながら
説明する。第２図は本発明のサーマルへラドのブロック
回路図で、５はシフトレノスフ機能を有する第１のサイ
リスタアレイ、６は発熱風１’＋’ｔ、体への電力供給
を制御する第２のサイリスクアレ化　７は発熱抵抗体の
プレイである。φ、７は２相／フトクロツク入力端子、
藍は裾込みのタイミングおよび”＋Ｍ込み時間設定用端
子である。

第３図は本発明のサーマルヘッドの数段またけ故ビット
の具体的な回路図を示す。同図において、！’ｊｌ　＋
　５２　＋　５３　＋　５４　＋　５５はサイリスタで
あって、ｊ段間の結合トランジスタ８１　．８２　・８
３　＋８４　．８５　とともに、／フトレノスタ機能を
果す第１のサイリスタアレイを構成する。６＋１６２は
電力制偶１またはスイッチ用のサイリスクであり、第１
のサイリスタの対応するピ、）の［言置カニ第２の結合
トランジスタ９１１９２　によって第２のりイリスタの
ケ゛−トに接続している。７１．７２は記録用の発熱抵
抗体である。１０はプ′−タ入ブノ結合用トランジスタ
である。１１．１＋１−１２＋１１３　１１１４　＋　
１．１５は夫々第１のツーイ１ノスタアレイの負荷抵抗
である。１２１，１２２　は夫夫筒２のサイリスタアレ
イの負荷抵抗−ごあり、Ｑ熱抵抗体への電流値が適当に
なるように値を６貨定する。抵抗１３＋　、１．３２　
．１３３　．１．３４　。

１３ｒ＋　＋　１３６　＋　１３７　＋　１３ｇ　＋　
１３９１１３１０１１３目　＋　１３１２　＋　１３１
３　＋　１３＋４は第１の一す−イ１ノスタアレイのｎ
形ケ゛−ト１５１　＋　１５ｚ　＋　１５３＋１５４　
＋　１５５　＋　１５６　＋　１５７　に接♀売しり゛
−ト１１・＼度を調節する。

以上のように構成された本実施例の一す−−マル）。

リスクについて、以下その動作を説明する。ｊ１）込み
データの直列入力信号がデータ入力端子りに人力され、
ンフトクロックに従って順次ンフトレソスタに入力され
る。入力の終了後、人力１Ｃ丁号は並列［４号の形で第
１のサイリスクアレイに保持されている。第１のサイリ
スタアレイ中のスレーブ側サイリスク５２＋５４の信号
は並列に結合トランジスタ９１＋９２　を通じて第２の
サイリスクアレイのケ゛−トに伝達され、書込み信号薄
［がＬレベルになったとき、第２のサイリスクはケ゛−
ト電圧に自１つて導通または非導通状態を保持し、その
結！ｉ１．．発熱抵抗体７□　、７□　−一は入力信号
に従って熱１象を発生さぜる。ＷＥ倍信号１（レベルに
なっブことき丑込みは終了する。第４図は信号人力卦よ
び書込みのタイミングチャートである。信号のソフトに
時間を要するが、本発明におけるザイリスタッフトレノ
スタの」場合、シフトクロックの最大ｒｌｒ、ｌハ数Ｍ
Ｈｚ以上テあり、２（１０（１’、　ｌ−／７　トのＪ
場合でも店込み］１Ｊ間より十分知かく、大きな問題と
ならない。

第５図は本発明の第２の実施例におけるサーマルへラド
のブロック図である。同図においで、１６は／フトレノ
スタ機能を有する第１のサイリスタアレイ、１７はデー
タ入力の制御卸用ケゞ−ドアレイで、この場合負論理Ｎ
ＡＮＤゲートからなっている。１８は第２のサイリスタ
アレイでラッチおよび発熱抵抗体への電力供給機能を有
する。１１）は光−１゛ノシ抵抗のアレイである。各ブ
ロックの具体的４：回路は第３図と同様に形成すること
ができる。

、１゛＋；　＋のサイリスタアレイと第２のサイリスタ
アレイの間の制御１用ケ゛−ドアレイはパイポーラトラ
ンノスタで構成できることは既知である。第２の実施例
の動作を第６図に示すタイミングチャートに従って説明
する。書込みデータの直列入力信号がデータ入力端子り
に入力され、シフトクロックに従って順次ンフトレノス
クに入力される。入力の終了後、入力信号は並列信号の
形で第１のサイリスクアレイ１Ｇに保持されている。こ
の並列信１じ−ＱＪ、制御用ケ゛−ト１７を通じて、ス
トローブ端子（ＳＴＢ　）がＬレベルになった時点で第
２のサイリスタアレイ１８のケ゛−トに加えられ、１込
み端子（亙）がアクティブになった時、第２のサイリス
タアレイ１８にラッチされる。第２のサイリスクのカソ
ードは発熱抵抗体のアレイ１９に接続し−Ｃいるため、
ラッチされた信号に対応する熱像が発熱抵抗体上に現れ
る。所望の柵込み時間の後、第２のサイリスク上の信号
を消去（豆をＨレベルにする）後、再度、■をＬレベル
にして次のラインに対応する信号の書込みを行う。本実
施例では、ストローブ端子を施けたことによりデータ入
力中（シフト中）も書込み可能であり、高速化ケ達成で
きる。

第７図は標準バイ醪−ラＩＣプロセスで製作できるサイ
リスクの断面図である。図において、２０はアノード、
２Ｊはカソード、２２はＰ形グート、２３はＮ形ケ゛−
１・である。捷た、２４　、２５（ｔ；Ｊ−浅いＰ膨拡
散層（ベース拡散層）、２６　、２７は浅いＮ膨拡１１
を層、２８はエピタキノヤル層、２９はｎ形埋込み層で
ある。これは通常の・くイ、ＩＰ−ラドう／リスクに１
）膨拡散層２４を追加した構債である。このようにして
、信号のラッチ機能をサイリスク１個で達成できるため
、■Ｃチップの面積を小さくできる。

（発明の効果） 以」二の説明から明らかなように、本発明は直列信号入
力で内部に並列信号に変換するソフトレノスタを具備し
、しかもそのシフトレソスタの各段はサイリスタで構成
され、また発熱抵抗体の電力１１ｉｌ制御またスイッチ
素子もサイリスクで構成しているグζめ、素子数が少な
く電力制御が有効に行えるという特徴がある。また、信
号入力部の結線は極めて少なく、多層配線も不要となる
。これは多チノノ０の厖動回路を同一基板上に実装する
必要のあるサーマルプリンタヘッドの場合、特に大きな
特ｉ’ｉ’Ｑとなる。サイリスクは電力制御性が秀れ、
小面４、、ｌｉで大きな電力を制御することができる。

発熱抵抗体のアレイを除く回路部分は標準バイス１？−
ラＩＣプロセスで製作できるため、信頼性、耐ノイズ１
／Ｉユ等も優れている。

【図面の簡単な説明】

第１図は従来のサーマルヘッドの回路図、第２図は本発
明の一実施例におけるブロック回路図、ａ′５３図は本
発明の一実施例における回路図、第４図は本発明の一実
施例における信号入力および書込みのタイミングチャー
ト、第５図は本発明の第２の実施例におけるブロック回
路図、第６図は本究明の第２の実施例における信号入力
および裾込みのタイミングチート−１・、第７図は標準
バイポーラＩＣプロセスで製作可能なサイリスタの断面
図、である。 ５　・第１のサイリスタアレイ、６・・第２のサイリス
タアレイ、７・・発熱抵抗体のアレイ、８・・・段間に
ある第１の結合ｌ・う／リスタ、９・第２の結合トラン
ジスタ、１０　・データ入力結合用トランジスタ、１１
１〜１１５・・・第１のサイリスタアレイの負荷抵抗、
１２．　、１２２・第２のサイリスタアレイの負荷抵抗
、１３．〜】３菫４・・抵抗、１５、〜１５□２７！　
ＩのサイリスタアレイのＮ形ケ’−１−１１６ＩＪ’、
　ｌの一す−イリスタアし／イ、１７・・デ゛−タ人力
！ｔｉｌｌ伺］用／／ゞ−ドアレイ、１８・・第２のサ
イリスタアレイ、１０・・・発熱抵抗体アレイ、２０　
アノード、２１・・カソード、２２・・・Ｐ形り“ゞ−
ト、２３・・Ｎ形ケゞ−１・、２４　＋　２　’５・・
・浅いＰ膨拡散層、２６　、２７・浅いＮ膨拡散層、２
８・・・エピタキシャル層、２９・・Ｎ形埋込み層。 特許出願人　松下電器産業株式会社 代　理　人　星　野　恒　司　１ 第４図 第５図 Ｅ 第６図 第７図

Claims (3)

【特許請求の範囲】
1. （１）　直列入力信号を受けて、これを並列出力に変換
   するシフトレノスタとして機能する第１のサイリスタア
   レイと段間の結合トランノスタ、記録用の発熱抵抗体ア
   レイ、第１のサイリスタアレイの各段の信号にもとすい
   て発熱抵抗体アレイへのｌｂ、力制御を行なう第２のサ
   イリスタアレイを具備したことを特徴とするサーマルプ
   リ／り。
2. （２）　第］のサイリスタアレイと第２のサイリスクア
   レイの互いに対しｒ：：する股間にデータ入力の山１］
   １１ｉ１１用ケ゛−ドアレイをＪＪ、　（＋ｉｉｉ　し
   たことを特徴とする特ル′Ｉ請求の範囲第（１）ＪＭ記
   載のサーマルプリンタ。
3. （３）発熱抵抗体を除く駆動部分をバイポーラＩＣプロ
   セスによって／リコ／基板上に形成させたことを特徴と
   する特許請求の範囲第（１）項又は第（２）項のいずれ
   か１項記載のサーマルプリンタ。