JPS608431Y2 - 半導体装置 - Google Patents
半導体装置Info
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- JPS608431Y2 JPS608431Y2 JP1979070021U JP7002179U JPS608431Y2 JP S608431 Y2 JPS608431 Y2 JP S608431Y2 JP 1979070021 U JP1979070021 U JP 1979070021U JP 7002179 U JP7002179 U JP 7002179U JP S608431 Y2 JPS608431 Y2 JP S608431Y2
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/90—Bond pads, in general
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
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- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
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- Wire Bonding (AREA)
Description
【考案の詳細な説明】
本考案はパッケージ本体内の配線が簡単になる半導体装
置に係り、特にＩＣチップ上の任意の電位を容易にチッ
プ基板に供給することができる半導体装置に関するもの
である。
置に係り、特にＩＣチップ上の任意の電位を容易にチッ
プ基板に供給することができる半導体装置に関するもの
である。
従来、パッケージ本体内に集積回路等の半導体チップを
収容した半導体装置としては第１図、第２図に示すよう
な断面構造を有するものが知られている。
収容した半導体装置としては第１図、第２図に示すよう
な断面構造を有するものが知られている。
図において、１はパッケージ本体、２はパッケージ本体
１内に収容された半導体チップ、３は半導体チップ２の
基板電位を決定するために、配線されるアルミニウム、
金等からなる金属線、４は半導体チップ２をパッケージ
本体１内に封入するための蓋、５は接続ピンである。
１内に収容された半導体チップ、３は半導体チップ２の
基板電位を決定するために、配線されるアルミニウム、
金等からなる金属線、４は半導体チップ２をパッケージ
本体１内に封入するための蓋、５は接続ピンである。
第１図の例は、外部電源と半導体チップ２の基板とを同
一電位する場合で、パッケージのリード線部１ａとダイ
スパッド部１ｂの間を金属線３によって配線する。
一電位する場合で、パッケージのリード線部１ａとダイ
スパッド部１ｂの間を金属線３によって配線する。
この結果、基板は外部電源と同一電位にバイアスされる
。
。
第２図の例は、半導体チップ２上に発生した電位と基板
の電位を同一にする場合で、半導体チップ２上の任意の
バイアス発生回路の出力部にポンディングパッド２ａを
形威し、このポンディングパッド２ａとパッケージのダ
イスパッド部１ｂの間を金属線３によって配線する。
の電位を同一にする場合で、半導体チップ２上の任意の
バイアス発生回路の出力部にポンディングパッド２ａを
形威し、このポンディングパッド２ａとパッケージのダ
イスパッド部１ｂの間を金属線３によって配線する。
この結果、基板はチップ上に発生した所定の電圧と同一
電位にバイアスされる。
電位にバイアスされる。
しかしながら、従来このような半導体装置においては、
外部電源が導かれるリード線あるいは半導体チップ上の
バイアス電圧が生ずるポンディングパッドとパッケージ
本体の底に設けられたダイスパッド部とを配線するため
、配線スペースをとるべくパッケージ本体が大きくなる
という欠点があった。
外部電源が導かれるリード線あるいは半導体チップ上の
バイアス電圧が生ずるポンディングパッドとパッケージ
本体の底に設けられたダイスパッド部とを配線するため
、配線スペースをとるべくパッケージ本体が大きくなる
という欠点があった。
また、第２図のように半導体チップ上の電圧を用いる例
の場合は、このバイアス発生回路を形成する場所がパッ
ケージ本体の形状によって制限されてしまうという欠点
もあった。
の場合は、このバイアス発生回路を形成する場所がパッ
ケージ本体の形状によって制限されてしまうという欠点
もあった。
本考案は以上の点に鑑み、このような問題を解決すると
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、チップ表面の任意の電位を基板
と接続するための金属配線を不要とし、これにより配線
のためのスペースが不要となり、チップサイズおよびパ
ッケージの小形化が可能になると共に、ＩＣチップ上の
基板バイアス発生回路を形成する場所的制限をなくなす
ことができる半導体装置を提供することにある。
共にかかる欠点を除去すべくなされたもので、その目的
は簡単な構成によって、チップ表面の任意の電位を基板
と接続するための金属配線を不要とし、これにより配線
のためのスペースが不要となり、チップサイズおよびパ
ッケージの小形化が可能になると共に、ＩＣチップ上の
基板バイアス発生回路を形成する場所的制限をなくなす
ことができる半導体装置を提供することにある。
このような目的を遠戚するため、本考案は、半導体チッ
プの表面に半導体チップの基板と直接接続するように形
成されかつパッケージのリード線の近くに同一平面に形
成されたコンタクトと、このコンタクトに電源電圧また
はチップ上に発生する所望の電圧を加えて基板バイアス
を決定する手段とを備えてなるようにしたものである。
プの表面に半導体チップの基板と直接接続するように形
成されかつパッケージのリード線の近くに同一平面に形
成されたコンタクトと、このコンタクトに電源電圧また
はチップ上に発生する所望の電圧を加えて基板バイアス
を決定する手段とを備えてなるようにしたものである。
以下、本考案を図面にもとづいて詳細に説明する。
第３図は本考案に係る半導体装置の一実施例の縦断面図
である。
である。
図において、第１図と同一部分には同一符号を付しであ
る。
る。
２１は半導体チップ２の表面に基板と直接接続して形成
されたコンタクトで、このコンタクト２１とパッケージ
のリード線１ａの間は金属線３によって配線される。
されたコンタクトで、このコンタクト２１とパッケージ
のリード線１ａの間は金属線３によって配線される。
第４図は第３図の要部拡大図である。
図において、２０は半導体チップ２の基板、２１は基板
２０の表面上に形成された導電金属からなるコンタクト
、２２は不純物領域、２３は酸化膜である。
２０の表面上に形成された導電金属からなるコンタクト
、２２は不純物領域、２３は酸化膜である。
このような半導体チップ２は、Ｐ形の基板２０の表面に
十分厚い膜厚の酸化膜２３を形成し、次いでコンタクト
２１が形成されるべき領域の酸化膜２３を除去し、次い
で酸化膜２３をマスクとしてＰ形不純物を基板２０内に
拡散させてこの部分にＰ形不純物濃度の濃い不純物領域
２２を形成し、さらにこの不純物領域２２の表面にアル
ミニウム等の導電材からなるコンタクト２１を形成して
製造する。
十分厚い膜厚の酸化膜２３を形成し、次いでコンタクト
２１が形成されるべき領域の酸化膜２３を除去し、次い
で酸化膜２３をマスクとしてＰ形不純物を基板２０内に
拡散させてこの部分にＰ形不純物濃度の濃い不純物領域
２２を形成し、さらにこの不純物領域２２の表面にアル
ミニウム等の導電材からなるコンタクト２１を形成して
製造する。
この結果、コンタクト２１は不純物領域２２を介して良
好な電気的特性をもって基板２０と直接接続される。
好な電気的特性をもって基板２０と直接接続される。
そして、コンタクト２１とリード線部１ａの間を金属線
３で配線することにより、基板２０は電源電圧によって
バイアスされる。
３で配線することにより、基板２０は電源電圧によって
バイアスされる。
リード線部１ａの近くに、しかも同一平面にコンタクト
２１を形成できるので、配線が非常に簡単になる。
２１を形成できるので、配線が非常に簡単になる。
また、パッケージ本体１を半導体チップ２の大きさ−ば
いまで小形に形成することができる。
いまで小形に形成することができる。
なお、基板２０がＮ形の場合は、不純物領域２２はＮ形
不純物を拡散させて形成するのはいうまでもない。
不純物を拡散させて形成するのはいうまでもない。
また、コンタクトは２個所以上に設けて複数個所で基板
と直接接続することもできる。
と直接接続することもできる。
第５図は本考案の実施例の縦断面図である。
図において、第２図と同一部分には同一符号を付しであ
る。
る。
この場合、半導体チップ２の表面上で配線がなされてい
るので、従来のポンディングパッドとダイスパッドを配
線する金属線は用いられていない。
るので、従来のポンディングパッドとダイスパッドを配
線する金属線は用いられていない。
第６図は第５図の要部拡大図である。
図において、第４図と同一部分には同一符号を付しであ
る。
る。
２４はコンタクト２１と一体に酸化膜２３上に形成され
た導電材からなる配線層で、このコンタクト２１と基板
２０上の他の場所に形成されたバイアス発生回路の出力
部（図示せず）との間を連結するものである。
た導電材からなる配線層で、このコンタクト２１と基板
２０上の他の場所に形成されたバイアス発生回路の出力
部（図示せず）との間を連結するものである。
したがって、基板２０はこのバイアス発生回路から配線
層２４、コンタクト２１、不純物領域２２を介して所定
の電圧が印加されてバイアスされる。
層２４、コンタクト２１、不純物領域２２を介して所定
の電圧が印加されてバイアスされる。
この実施例では、金属線は不要になり配線作業はさらに
容易になる。
容易になる。
このように、本考案に係る半導体装置によると、パッケ
ージ本体内のダイスパッド部の面積がチップサイズに対
して可能な限り小さくできるので全体の形状を小形化で
き、また、配線作業も簡単になり、さらにパッケージの
ダイスパッドへの配線のためにパッケージ形状を特別な
ものにする必要がなくなるため、パッケージの標準化が
可能になって生産性が著しく向上し、量産に適する。
ージ本体内のダイスパッド部の面積がチップサイズに対
して可能な限り小さくできるので全体の形状を小形化で
き、また、配線作業も簡単になり、さらにパッケージの
ダイスパッドへの配線のためにパッケージ形状を特別な
ものにする必要がなくなるため、パッケージの標準化が
可能になって生産性が著しく向上し、量産に適する。
また、チップ表面の任意の電位を基板と接続するための
金属配線を不要とし、これにより配線のためのスペース
が不要となり、チップサイズおよびパッケージの小形化
が可能になると共に、ＩＣチップ上の基板バイアス発生
回路を形成する場所的制限をなくすことができる効果が
ある。
金属配線を不要とし、これにより配線のためのスペース
が不要となり、チップサイズおよびパッケージの小形化
が可能になると共に、ＩＣチップ上の基板バイアス発生
回路を形成する場所的制限をなくすことができる効果が
ある。
第１図、第２図は従来の半導体装置の縦断面図、第３図
は本考案に係る半導体装置の一実施例の縦断面図、第４
図は第３図の要部拡大図、第５図は他の実施例の縦断面
図、第６図は第５図の要部拡大図である。 なお、各図において同一符号は同−又は相当部分を示す
。 １・・・・・・パッケージ本体、２・・・・・・半導体
チップ、３・・・・・・金属線、２０・・・・・・基板
、２１・・・・・・コンタクト、２２・・・・・・不純
物領域、２３・・・・・・酸化膜。
は本考案に係る半導体装置の一実施例の縦断面図、第４
図は第３図の要部拡大図、第５図は他の実施例の縦断面
図、第６図は第５図の要部拡大図である。 なお、各図において同一符号は同−又は相当部分を示す
。 １・・・・・・パッケージ本体、２・・・・・・半導体
チップ、３・・・・・・金属線、２０・・・・・・基板
、２１・・・・・・コンタクト、２２・・・・・・不純
物領域、２３・・・・・・酸化膜。
Claims (1)
- パッケージ本体内に半導体チップを収容し内部で配線を
行なう半導体装置において、前記半導体チップの表面に
半導体チップの基板と直接接続するように形威されかつ
前記パッケージのリード線の近くに同一平面に形威され
たコンタクトと、このコンタクトに電源電圧またはチッ
プ上に発生する所望の電圧を加えて基板バイアスを決定
する手段とを備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979070021U JPS608431Y2 (ja) | 1979-05-22 | 1979-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979070021U JPS608431Y2 (ja) | 1979-05-22 | 1979-05-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55169867U JPS55169867U (ja) | 1980-12-05 |
| JPS608431Y2 true JPS608431Y2 (ja) | 1985-03-25 |
Family
ID=29303792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979070021U Expired JPS608431Y2 (ja) | 1979-05-22 | 1979-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608431Y2 (ja) |
-
1979
- 1979-05-22 JP JP1979070021U patent/JPS608431Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55169867U (ja) | 1980-12-05 |
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