JPH0266965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0266965A JPH0266965A JP63218702A JP21870288A JPH0266965A JP H0266965 A JPH0266965 A JP H0266965A JP 63218702 A JP63218702 A JP 63218702A JP 21870288 A JP21870288 A JP 21870288A JP H0266965 A JPH0266965 A JP H0266965A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- package
- chips
- chip
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体アセンブリ製造工程の１つであるダイ
ボンド工程における１ダイスバツトに２チップ（表面ｌ
チップ以上裏面ｌチップ以上合計２チップ以上）をダイ
ボンドする事により従来通りのパッケージサイズで従来
以上の性能のＩＣを製造する方法に関するものである。
ボンド工程における１ダイスバツトに２チップ（表面ｌ
チップ以上裏面ｌチップ以上合計２チップ以上）をダイ
ボンドする事により従来通りのパッケージサイズで従来
以上の性能のＩＣを製造する方法に関するものである。
従来の半導体装置の製造方法は第２図の様に１パッケー
ジ（１）内に１チップ（２）をグイボンドする製造方法
である。従来の方法では１パッケージ内における！チッ
プの持つチップの容量及び性能の向上には、クエハブロ
セス的に大変なプロセス変更を必要とし、各時点の技術
ではそれぞね１チップの持つ容量等の性能に限界がある
。
ジ（１）内に１チップ（２）をグイボンドする製造方法
である。従来の方法では１パッケージ内における！チッ
プの持つチップの容量及び性能の向上には、クエハブロ
セス的に大変なプロセス変更を必要とし、各時点の技術
ではそれぞね１チップの持つ容量等の性能に限界がある
。
現在のようにモールドバツウー−ジかコンパクト化され
る今日、１テツプド」に谷盆等の性能を拡大１−乙の２
ζ安易に大型チップにはできない。現在、逼応されてい
る複数パッケージングにするとどうしても大壓パッケー
ジになり、コンパクト化に反することになるなどの問題
点がある。
る今日、１テツプド」に谷盆等の性能を拡大１−乙の２
ζ安易に大型チップにはできない。現在、逼応されてい
る複数パッケージングにするとどうしても大壓パッケー
ジになり、コンパクト化に反することになるなどの問題
点がある。
この発明は上記のような問題を解消する為になされたも
ので、従来の方法で必要とされた大変なプロセス変更を
行うことなく、現在あるチップを利用し、かつ小型パッ
ケージを維持しながら大容量、多根能性のあるＩＣを製
造することで開発コスト及び期間低減をはかろうとする
ものである。
ので、従来の方法で必要とされた大変なプロセス変更を
行うことなく、現在あるチップを利用し、かつ小型パッ
ケージを維持しながら大容量、多根能性のあるＩＣを製
造することで開発コスト及び期間低減をはかろうとする
ものである。
この発明は第１図に示すように、ダイスバット表面に１
チップ（３１、裏面に１チップ（４）合計２チップを１
ダイスバツトにグイボンドしたＩＣパツケ−ジである。
チップ（３１、裏面に１チップ（４）合計２チップを１
ダイスバツトにグイボンドしたＩＣパツケ−ジである。
以下、この発明の一実施例を説明する。ダイスパッド表
面に４ＭビットＤＲＡＭ、裏面にも同じ４ＭビットＤＲ
ＡＭを用いる事により、ＩＣ７レーム。
面に４ＭビットＤＲＡＭ、裏面にも同じ４ＭビットＤＲ
ＡＭを用いる事により、ＩＣ７レーム。
リードピンを増加することだけで１パッケージ内に８Ｍ
ビットＤＲＡＭのＩＣが生産できる。また、表面にＲＡ
Ｍ、裏面にＲＯＭを使う事によりＲＡＭ ＆ＲＯＭ
チップになるなど、表面チップと裏面チップを組合せる
ことにより多機能かつ大容量の混合ＩＣを生産すること
ができる。
ビットＤＲＡＭのＩＣが生産できる。また、表面にＲＡ
Ｍ、裏面にＲＯＭを使う事によりＲＡＭ ＆ＲＯＭ
チップになるなど、表面チップと裏面チップを組合せる
ことにより多機能かつ大容量の混合ＩＣを生産すること
ができる。
複雑なプロセス変更をせず、らくに混合ＩＣを生産でき
、プロセスの開発時間及び開発の経費節減ができるなど
の効果がある。
、プロセスの開発時間及び開発の経費節減ができるなど
の効果がある。
第１因はこの発明の一実施例による半導体装置の製造方
法により得られた半導体装置の一部を切欠いた斜視図、
第２図は第１図のＢ−Ｂ線断面図、第３図は従来の半導
体装置の製造方法により得られた半導体装置の一部を切
欠いた斜視図、第４図は第３図のＡ−Ａ線断面図である
。図において、１はパッケージ、２，３，４はチップで
ある。なお１図中、同一符号は同一または相当部分を示
す。
法により得られた半導体装置の一部を切欠いた斜視図、
第２図は第１図のＢ−Ｂ線断面図、第３図は従来の半導
体装置の製造方法により得られた半導体装置の一部を切
欠いた斜視図、第４図は第３図のＡ−Ａ線断面図である
。図において、１はパッケージ、２，３，４はチップで
ある。なお１図中、同一符号は同一または相当部分を示
す。
Claims (1)
- １パッケージ内に２チップ（以上）の半導体を持つこと
を特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218702A JPH0266965A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218702A JPH0266965A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0266965A true JPH0266965A (ja) | 1990-03-07 |
Family
ID=16724078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218702A Pending JPH0266965A (ja) | 1988-08-31 | 1988-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0266965A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
| JPH06318664A (ja) * | 1990-08-15 | 1994-11-15 | Internatl Business Mach Corp <Ibm> | 面実装縁部接続パッケージ |
| EP0707316A3 (en) * | 1994-10-11 | 1998-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
-
1988
- 1988-08-31 JP JP63218702A patent/JPH0266965A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5332922A (en) * | 1990-04-26 | 1994-07-26 | Hitachi, Ltd. | Multi-chip semiconductor package |
| US5701031A (en) * | 1990-04-26 | 1997-12-23 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
| USRE37539E1 (en) | 1990-04-26 | 2002-02-05 | Hitachi, Ltd. | Sealed stacked arrangement of semiconductor devices |
| JPH06318664A (ja) * | 1990-08-15 | 1994-11-15 | Internatl Business Mach Corp <Ibm> | 面実装縁部接続パッケージ |
| EP0707316A3 (en) * | 1994-10-11 | 1998-08-26 | Matsushita Electric Industrial Co., Ltd. | Semiconducteur device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US6064585A (en) * | 1994-10-11 | 2000-05-16 | Matsushita Electric Industrial Co. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| US6313493B1 (en) | 1994-10-11 | 2001-11-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
| EP1154434A1 (en) * | 1994-10-11 | 2001-11-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same, memory core chip and memory peripheral circuit chip |
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