JPS608504B2 - 集団反応分析装置 - Google Patents

Description

【発明の詳細な説明】 この発明は親機と複数台の子機とから構成された集団学
習等に使用される集団反応分析装置に関し、特に親機か
らは予機数Ｎの整数倍の周期的パルス列信号を各子機に
送出し、そのパルス列の１／Ｎ毎に親機側に回答信号を
送出し得るように各子機を順次作動させるようにして親
機からのパルス列信号と各子機から得れらる回答信号を
重畳させ、その重畳信号と親機内の制御信号発生回路か
らの出力とを比較検波することによって回答出力を得る
ようにしたもので、これによって親機及び各子機間の接
続方式を最小数の２線式として簡単化すると共に、各子
機間の同期を別途同期信号を用いることなく確実に行な
い得、更に各子機に整流回路を設けることによって上記
親機のパルス列信号から子機に於て必要な電源を得るよ
うにし、別途電源線路を設ける必要がなく、子機数の整
数倍のパルス列信号が電源信号、制御信号及び同期信号
として機能するようにした新規な集団反応分析装置を提
供せんとするものである。

以下図面について本発明の一実施例を説明する。

第１図に於て、Ａは親機、（Ｂｉ）（ｉ＝１，２・・・
・・・ｎ）は複数例えば８台（ｎ＝８）の子機であつて
、これらは２本の接続線１，２によって接続されている
。

親機Ａに於て、３，４は直流電源入力端子、５，６は前
記接続線１，２に接続された出力端子であって、入力端
子４及び出力端子６が接地され、入力端子３及び出力端
子５間にゲート回路８が介挿されている。

ゲート回路８の一例はダーリントン接続されたトランジ
スタ９，１０のトランジスタ９のコレクタ及びェミッタ
が夫々入力端子３及び出力端子５に接続され、トランジ
スタ１０のベースが、定電圧ダイオード１１を介して接
地され、一方コレクタをバイアス抵抗１２を介して入力
端子３に、ェミッタを接地に夫々接続したトランジスタ
１３のコレクタがトランジスタ１０のベースに接続され
、トランジスタ１３のベースが抵抗１４及びインバータ
１５を介して後述する制御信号発生回路２川こ接続され
、制御信号に応じて入力端子３からの直流電圧をオン・
オフする。

制御信号発生回路２０は、例えば１０〜３０ＫＨｚのク
ロックパルスＣＰを発生するクロツクパルスを発生器２
１と、そのクロツクパルスＣＰを計数するＢＣＤカウン
夕２２と、このカウンタ２２の出力が供給される例えば
８造りングカウンタ２３と「 このカゥンタの初段出力
が供給される１Ｇ焦りングカウンタ２４と、このカゥン
タの９及び１の費目の出力が夫々入力側に供給された負
論理アンド回路２５と、このアンド回路２５の出力及び
クロックパルスＣＰが入力側に供給されるナンド回路２
６と、一端を前記カウンタ２３の第２〜第６番目の出力
端に夫々接続し、池端を互に接続した例えば５肢のロッ
ク型常開スイッチＳ，〜Ｓ５を有し、これらがリセット
鋤（図示せず）によってロック解除される正答設定スイ
ッチ回路２８と、Ｊ及びＫ入力端子に夫々高レベル及び
低レベルの信号が供給され且つクロツク入力端子Ｃに前
記アンド回路２５の出力が供給されるＪ・Ｋフリップフ
ロップ２９と、このフリツプフロツプ２９の肯定及び否
定出力端子Ｑ，Ｑが夫々Ｊ及びＫに入力端子に供給され
且つクロツク入力端子Ｃにスイッチ回路２８の出力が供
給されるＪ・Ｋフリップフロップ３０と、このフリツプ
フロツプ３０の出力及び前記ナンド回路２６の出力とが
入力側に供給されるナンド回路３１とから構成され、ナ
ンド回路３１から周期的パルス列でなる制御信号ＣＫが
得られる。

なお、フリツプフロツプ２９，３０のクリア端子ＣＬに
は常時高いレベルの入力が供給されているが、クリア端
子ＣＬ及び接地間に介挿されフィードバック用常開スイ
ッチＳＦを閉じると低レベルとなる。この場合カウンタ
２３、正答設定スイッチ２８、フリツプフロツプ２９，
３０及びフィードバック用スイッチＳＦによってフィー
ドバック用信号形成回路３２が構成されている。

又親機Ａはゲート回路８の出力ＶＣと制御信号発生回路
２０の出力Ｃｋをィンバータ３４を介して反転した出力
とを比較する比較回路４０を有する。

この回路の一例は、ベースが比較的高抵抗値（例えば１
０数キロオーム）の抵抗４１を介してゲート回路８のト
ランジスタ９のェミッタに、コレクタが抵抗４２を介し
て正の電源に、ェミッタが接地に夫々接続されたＮＰＮ
型トランジスタ４３と、抵抗４１及びトランジスタ９の
ェミツタの接続中点と接地との間に介挿された抵抗４１
より高い抵抗値の抵抗４４と、抵抗４１及びトランジス
タ４３のベースの接続中点と接地との間に介挿された定
電圧ダイオード４５と、一方の入力側がトランジスタ４
３のコレクタに、他方がィンバータ３４に夫々接続され
た排他的論理和回路４６とから構成され、抵抗４１，４
４によって接続線１を高インピーダンスに保持し、而し
て論理和回路４６の出力Ｐが出欠席メモリ５０、回路表
示装置５１及び正答率等を計算する回答データ処理装置
５２を含む分析装置体５３に供給される。なお、分析装
置本体５３は詳細説明はこれを省略するが、前記制御信
号発生回路２０の出力Ｃｋが供給され、これと論理和回
路４６の出力Ｐとによって子機Ｂｉの回答状況則ち子機
の回答番号を判知すると共に正答設定スイッチ回路２８
の出力ＰＳが供給され、この世力ＰＳと論理和回路４６
の出力Ｐとによって正答を判別し得るように構成されて
いる。子機Ｂｉの一例は、第１図に示す如く、所定の卓
上にセットされ、且つ子機の回答信号の伝送タイミング
を制御する中継ユニットＲＣと、このユニットに接続さ
れる回答信号Ｖａを発する回答選択ユニットＳＴとから
構成されている。

中継ユニットＲＣは、接続線１，２に接続された入出力
端子６１，６２，６３，６４を有し、その端子６２，６
４が接地され、又端子６１にダイオード６５及びコンデ
ンサ６６からなる半波整流回路で構成された電源回路６
７が接続され、これから前記親機Ａから送出される後述
するパルス列ＶＣに基き得られる直流電源が中継ユニッ
ト内の各素子又は回路に動作電源として供給される。

６８は端子６１及び６３間に介挿されたゲート回路であ
って、パルス乳ＷＣを通すダイオード９６と、これに並
列関係にェミッタ及びコレクタを接続したＰＮＰ型トラ
ンジスタ７０とを有し、トランジスタ７０の導通によっ
て後述する回答選択ユニットＳＴからの回答信号Ｖａを
親機Ａに伝送する。

７１はトランジスタ７０の導通を制御する制御回路であ
って、端子６１にダイオード７２及び必要に応じて抵抗
７３，７４の分圧回路を通じて接続された８進リングカ
ウンタ７５と、その初段出力端に接続された同様の８進
カウンタ７６と、端子６１にダイオード７８及び抵抗７
９を介して接続されたィンバータ８０とダイオード７８
及び抵抗７９間と接地との間に並列接続された抵抗８１
及びコンデンサ８２からなる充放電回路８３とを有する
カウンタリセット回路８４とから構成され、各子機Ｂｉ
についてそのサフイツクス数字に対応するカゥンタ７６
の出力端がインバータ８６及び抵抗８７を介してトラン
ジスタ７０のベースに接続されている。

従って子機Ｂの中継ユニットＲＣについてはカゥン夕７
５に最初のパルスが供給されることによって出力端から
出力が得られ、これがカウンタ７６に入力パルスとして
供給されるから、このカウンタ７６の初段出力端から高
レベルの制御信号が得られ、これがィンバータ８６を介
してトランジスタ６８のベースに供給されるのでトラン
ジスタ７０が導通し、この状態がカゥンタ７５から次の
パルスが到来する迄則ちカウンタ７５がパルス列ＶＣの
９番目のパルスを計数する迄継続される。以下同様に子
機Ｂ２，＆・・…・・・・＆についてもパルス列ＶＣの
９〜１６番目、１７〜２４番目、……・・・５７〜６４
番目の区間トランジスタ７０が導適する。又回答選択ユ
ニットＳＴは、前記ユニットの端子６３，６４に接続さ
れる端子９１，９２と、その電源回路６７、カウンタ７
５及びそのリセット回路８４と同様の電源回路９４、カ
ウンタ９５及びリセット回路９６と、一端をカウンタ９
５の第２〜第６番目の出力機に夫々接続し池端を互に接
続した５肢のロック型常開スイッチＳＡ，〜ＳＡ５と、
これらのロック解除用押釘（図示せず）とを有する回答
選択肢スイッチ回路９７と、その出力が供給されるイン
バータ９８とこのィンバータ出力によって導通し正の電
源を端子９１に回答信号Ｖａとして送出するゲート回路
としてのＰＮＰトランジスタ９９とを少くとも有する。

なお、１００はフィードバック表示回路であって、ィン
バータ９８の出力側に接続された負論理ィンバ−夕１０
１と、その出力側に抵抗１０２を介して接続された正論
理ィンバータ１０３と、抵抗１０２及びィンバータ１０
３の接続中点及び接地間に接続された充放電用コンデン
サ１０４と、ィンバータ１０３の出力側及び正の電源端
子１０５間に介挿された表示素子としての発光ダイオー
ド１０６及び保護用抵抗１０７とを有する。以上のよう
に構成された本発明装置の動作は以下の通りである。

今親機Ａの正答設定スイッチ回路２８のスイッチＳ，〜
Ｓ５及びフィードバックスイッチＳＦが押圧されて居ら
ず、又子機Ｂｉの回答選択肢スイッチ回路９７のスイッ
チＳＡ，〜ＳＡ５が押圧されていないものとし、且親機
及び子機の各カゥンタがリセット状態にあるものとすれ
ば、この状態では親機Ａの制御信号発生回路２０のフリ
ップフロップ回路２９，３０がすべてクリアされている
から、フリップフロップ回路３０の否定出力端子Ｑの出
力Ｆ２は第２図日に示す如く高レベルを維持する。

従ってこの状態でクロツク信号発生器２１から時点ｔｏ
でクロックパルスＣＰが第２図Ａに示す如く得られると
、カウンタ２３の各出力端から第２図Ｂ〜Ｂ８に示す如
くクロックパルスＣＰに応じて順次歩進する出力Ｔ，〜
Ｔ８が得られ、その出力Ｔ，に塞きカウンタ２４の第９
及び第１０の出力端から第２図Ｃ，及びＣ２に示す如く
、クロックパルスＣＰの６申蚤目のパルスが得られる時
点ｔ６４から７３番目のパルスが得られる時点ｔ７２及
び時点ｔ７２から８１番目のパルスが縛られる時点らｏ
の区間高レベルとなる出力Ｕ９，Ｕ，。が得られ、従っ
てアンド回路２５から第２図Ｄに示す如く時点ら〜ｔ６
４の区間高レベル時点ら４〜ｔ郎の区間低レベル、時点
らｏ〜ｔ，４４の区間高レベル、・・・・・・・・・・
・・のように周期的に高レベル及び低レベルを繰返す出
力Ｒ，が得られる。これに基きナンド回路２６から第２
図Ｅに示す如く、出力Ｒ，が高レベルの区間クロツクパ
ルスＣＰの反転出力、低レベルの区間高レベルの出力Ｒ
２が縛られる。依ってナンド回路３１からは第２図１に
示す如く、フリップフロップ３０の出力Ｆ２が高レベル
であるから、ナンド回路２６の出力Ｒ２の反転出力が得
られ、これが制御信号Ｃｋとしてゲート回路８に供給さ
れ、この回路８から第２図Ｊに示す如く入力端子３．４
に供Ｖ給される直流電源（例えば９ボルト）が制御信号
Ｃｋによってゲートされた、制御信号Ｃｋと同相の制御
、電源及び同期信号としての周期的パルス状電圧Ｖｃが
得られ、これが端子５，６及び接続線１，２を通じて各
子機Ｂｉに送出される。従って各子機甲ｉはパルス状電
圧Ｖｃが供給されることによってそれらの電源回路６７
，９４から直流電源が得られるから作動状態となり、パ
ルス状電圧Ｖｃの最初のパルスによって子機Ｂの中継ユ
ニットＲＣのゲート回路６８が第２図ＫＩに示す如く開
き、一方回答選択ユニットＳＴの回答選択スイッチＳＡ
．〜Ｓんは押圧されていないので、回答信号Ｖａは第２
図Ｌ１〜Ｌ８に示す如く得られず、従って親機Ａの比較
回路４０の論理和回路４６の入力側には互に同相のパル
ス状電圧Ｖｃ及び制御信号Ｃｋが供給されているからそ
の出力Ｐは第２図Ｍに示す如く低レベルを維持する。

以下同様にパルス状電圧Ｖｃの８ビット毎に順次子機＆
，Ｂ……Ｂ６のゲート回路６８が第２図Ｋ２〜Ｋ８に示
す如く、導通し、前記と同様の動作を繰返す。そしてパ
ルス状電圧Ｖｃが６４番目のパルスが得られて後時点ｔ
６３〜時点ｔ８。間の零しベル区間が到来すると、各子
機Ｂｉのリセット回路８４，９６のコンデンサ８２の端
子間電圧が零しベルとなり、従ってィンバータ８０の出
力ＲＰが第２図Ｎに示す如く時点ｔ６３より７，分（７
，はコンデンサ８２の充電電荷が抵抗８１を通じて放電
するに要する時間でパルスＶｃの半サイクル分以上の時
間）遅れた時点ｔ６５で低レベルとなり、これによって
カウンタ７５，７６がリセットされ、親機と子機との間
の同期がとれる。なお、パルス状電圧Ｖｃの繰返しパル
ス区間ではそのパルスの高レベル及び低レベルによって
コンデンサ８２が充放電を繰返し、このため実質的にリ
セット信号は得られない。この状態で、先ず子機Ｂｉの
出欠席をとるには、例えば親機Ａの正答設定スイッチＳ
，を押圧すると共に各子機の出席者に回答選択肢スイッ
チＳＡ，を押圧させる。このようにすると、前記したと
同機に親機Ａからパルス状電圧Ｖｃが各子機に送出され
、各子機の中継ユニットＲＣのゲート回路６８がパルス
状電圧のパルスが９個到来する毎に順次開かれ、子機Ｂ
，については、パルス状電圧Ｖｃの最初のパルスが得ら
れる時点もでゲート回路６８が開かれ、第２番目のパル
スが得られる時点らでカウンタ９５の２段目出力端の出
力が高レベルとなり、スイッチＳＡ，がオンであるから
、トランジスタ９９が導通してこれを通じて第２図ＬＩ
に示す如くパルス状電圧ｙｃの１サイクル区間の正の直
流電圧でなる回答信号Ｖａが親機Ａ側に送出される。

この回答信号Ｖａによって親機Ａのパルス状電圧Ｖｃの
時点ｔ紅′及びら２間の「０」レベル区間の電圧が、第
２図Ｊに示す如く上昇し、従って、比較回路４０の論理
和回路４６から第２図Ｍに示す如く回答信号Ｖａに応じ
た時点ｔめでパルス出力Ｐが得られ、これと正答設定ス
イッチ２８を通じて得られるカウンタ２３の出力Ｔ２を
パルス状電圧Ｖｃの繰返しパルス列区間記憶する記憶回
路１１１の出力とを比較回路１１０によってすることに
より子機Ｂ，の出席を表わす出力Ｍを得ることができる
。又子機Ｂ２〜Ｂ８についても同様にパルス状電圧Ｖｃ
の９パルス毎に順次出欠席を表わす出力を得ることがで
きる。

なお欠席の場合は回答信号が得られないから論理和回路
４６の出力Ｐは低レベルを維持する。而して出席を表わ
す出力Ｍを子機数分（８個）設けられた出欠席記憶回路
５川こ記憶させ、これによってゲート回路１１２，１１
３を制御し出席の子機についてのみその後述の設問に対
する回答情況を子機毎に正答、誤答又は禾答状態を表示
する回答表示装置５１及び回答データ処理装置５２に伝
達する。

次に設問を行なうには、その設問に対する正答設定スイ
ッチ例えばＳ３を押圧し、各子機Ｂｉの出席者に設問に
対する回答選択肢スイッチＳＡ，〜ＳＡ５中の正答と思
われる何れかのスイッチを押圧させる。

このようにすると、その押圧した選択肢スイッチに対応
するカウンタ９５の出力が得られた時点で回答信号Ｖａ
が親機Ａ側に送出され、その時点で論理和回路４６から
出力Ｐが得られる。次に正答の選択肢スイッチを押圧し
ている子機についてのみその子機のフィードバックラン
プを点灯させる所謂フィードバック機能について説明す
る。例えば親機の正答設定スイッチＳ３が押圧されてい
るものとし、且つ子機の回答スイッチＳＡ３が押圧され
ているものとして、この状態で例えば時点しで第２図日
こ示す如くフィードバックスイッチＳＦを閉じれば、フ
リツプフロツプ２９，３０のクリア状態が解除される。

然し乍らこの状態ではフリップフロツプ２９の出力端子
Ｑ，Ｑの出力Ｆ１，ＦＩはそのクロック端子Ｃに信号が
供給されないので夫々低レベル及び高レベルを維持し、
このためフリップフロップ３０はそのクロック端子Ｃに
カウンタ２３からの出力公がスイッチＳ３を介して供給
されても出力端子Ｑは高レベルを維持する。而して時点
ｔ８。でアンド回路１２５の出力ＲＩが第２図Ｄに示す
如く高レベルとなると、これによってフリツプフロツプ
２９の出力Ｆ１，ＦＩが第２図ＧＩ及びＧ２に示す如く
反転して夫々高及び低レベルとなり、従ってフリップフ
ロツプ３０１まそのクロツク端子Ｃに時点ｔ３３でカウ
ンタ２３からの出力Ｔ３がスイッチＳ３を通じて供給さ
れるからこの時点で第２図Ｈ‘こ示す如く出力Ｆ２が反
転して低レベルとなる。一方ナンド回路３１の出力Ｃｋ
は第２図１に示す如く時点ｔ８ｏ〜ｔ８３間はフリップ
フロップ３０の出力が高レベルであるから、この間にナ
ンド回路２６のパルス出力Ｒ２の反転出力である３個の
パルスが得られ、フリップフロップ出力Ｆ２が低レベル
となる時点ｔ斑で高レベルとなるフィードバック信号が
得られ、従ってこのフィードバック信号と同様のパルス
状電圧Ｖｃ′が第２図Ｊ′に示す如く各子機Ｂｉに送出
される。

これに基き各子機のカゥンタ９５はパルス状電圧Ｖｃを
４つだけカウントするのでその第４番目の出力端から継
続する出力が得られ、選択スイッチＳんが押圧されてい
ればこの出力がコンデンサー０４を充電するからインバ
ータ１０３の出力側が低レベルとなって発光ダイオード
１０６が点灯して正答であることを表示する。

なお、この点灯状態はスイッチ回路９７の出力が低レベ
ルとなった状態でコンデンサ１０４の充電電荷が抵抗１
０２及びィンバータ１０１内のトランジスタ又はＣ−Ｍ
ＯＳを通じて放電されることにより解除される。誤答例
えばスイッチＳ，が閉じている場合にはパルス状電圧ｙ
ｃの２つ目のパルスでカウンタ９５の出力がスイッチＳ
Ａ，インバータ９８を通じてコンデンサ１０４に充電さ
れるが、この場合のカウンタ出力はその幅がパルス状電
圧のパルスの１サイクル分であるので、コンデンサ１０
４に充電されても出力が零となった時点で直ちに抵抗１
０２及びィンバータ１０１内のトランジスタ又はＣ−Ｍ
ＯＳを通じて放電され、従って発光ダイオード１０６が
点灯することがなく、又スイッチＳＡ，以降のスイッチ
が閉じている場合にはカゥンタ出力が得られないから、
当然点灯することがない。

以上のように本発明装置によると、親機から制御信号、
電源信号及び同期信号を兼ねたパルス状電圧を各予機に
送出し、しかも各子機からは直流電圧でなる回答信号を
親機に送出し、これによってパルス状電圧のレベルを変
更して回答を判知するようにしているから、親機と各子
機との接続線が最小数の２本で済み、従ってこれ等を設
置するときの工事が容易に行なえる大なる特徴を有する
。又直流電圧を制御信号でゲートして制御信号と電源信
号と同一位相・レベルのパルスとし、これを子機に於て
整流して直流電源を得るようにしているから、制御信号
に電源信号を重畳させるために複雑な回路を必要とせず
、この分親機の構成が簡略化される。更に親機からのパ
ルス状電圧は周期的パルス列間に休止区間を有し、この
区間で各子機の各カゥンタをリセットするようにしてい
るから、親機と各子機との間の同期が確実に行なわれ、
誤動作を生じるおそれがない。

尚更に上例のように比較回路において接続線のインピー
ダンスを高くすることによって子機の電源回路が半波整
流回路であっても誤動作することなく、確実に回答信号
を検波し得る。

又上例のように各子機を回答信号ゲート回路を有する中
継ユニットと、回答選択ユニットとによつて構成するこ
とによって、中継ユニットを所定の位置に園設し、回答
選択ユニットに互換性を持たせて携帯用とすることがで
きる等の特徴を有する。

尚上例に於ては子機に互換性を与えるため中継ユニット
と回答選択ユニットとによって子機を構成した場合につ
いて説明したが、固定式の場合には第１図との対応部分
には同一符号を附した第３図に示す如く、第１図の中継
ユニットを省略し、然し乍ら回答選択ユニットＳＴのカ
ウンタ９５の初段出力を８進カウンタ７６に入力信号と
して供給し、このカゥンタ７６の各段の出力を第１図に
場合と同様にィンバータ８６を介してゲート回路６８に
供給すると共にこのカウンタ７６をリセット回路９６の
出力によってカウンタ９６と同時にリセットするように
構成すれば良く、この場合第１図の構成に比し１つのカ
ウンタとそのリセツト回路を省略することができ、子機
の構成を簡略化し得る。

又上述の各実施例に於ては子機数が８個で、選択肢数が
５肢である場合について説明したが、子機数及び選択肢
数は任意数に選定することができ、その選定された子機
数Ｎ及び選択肢数Ｍ（Ｍは２以上に応じて、親機の制御
信号発生回路２０のパルス列のパルス数Ｎ×Ｍを選定す
ると共に子機のカウンタ７６，９５の歩進数を変更すれ
ば良い。

更に第４図に示す如く、一つの制御信号発生回路２０と
、複数のゲート回路８及び比較回路４０、及び子機Ｂｉ
の組を配置することによって、回答判知時間を長くする
ことなく子機数を増加することができる。

尚更に制御信号発生回路２０はそのパルス列のパルス数
は厳密にＮ×Ｍである必要はなくＮ×Ｍ以上であれば良
いこと勿論であり、又相隣るパルス列間の休止区間もク
ロックパルスの１６ビット分である必要はなく各子機の
カウンタリセット回路が動作するに十分な時間だけ得ら
れれば良い。

又親機及び各子機のスイッチ２８及び９７に第１図及び
第３図に於て点線図示のようにスイッチＳ，〜Ｓ５及び
ＳＡ．〜ＳＡ５と並列に夫々これらの押圧によって開く
常閉スイッチＳ６及びＳＡ６を配設し、その一端をカウ
ン夕２８の第７番目及びカゥンタ９５の第６番目の出力
端に接続するようにすると、未回答時にこのスイッチＳ
Ａ６を通じて未回答信号を得ることができる。更に親機
の制御信号発生回路２０のカウン夕２３の終段出力端に
カウンタ２４の入力側を接続しこれに応じてスイッチ回
路２８のスイッチＳ，〜Ｓ５を夫々１つずつ前段側にシ
フトさせ、これに応じて各子機の回答選択スイッチ回路
２８の各スイッチＳ，〜Ｓ５を夫々１つずつ後段にシフ
トするようにしても上例と同様の作用効果が得られ、要
はスイッチ回路２８の１つ前のカウンタ出力がカウンタ
２４に供給されれば良い。

尚更に親機の制御回路２０のアンド回路２５の出力側に
クロツクパルスＣＰの１ビット分の遅延回路を介挿する
ようにし、これに応じて各子機脇の回答選択スイッチＳ
Ａ，〜ＳＡ５を夫々カウンタ９５の第１〜第５番目の出
力段に接続するようにしても上例と同様の作用効果が得
られる。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示す系統的接続図、第
２図はその動作の説明に供する信号波形図、第３図は子
機の他の例を示す図、第４図は親機に多数の子機を接続
する場合に−実施例を示すブロック図である。 Ａは親機、Ｂ〜＆は子機、３，４は直流電源入力端子、
８はゲート回路、２川ま制御信号発生回路、４０は比較
回路、５３は分析装置本体、ＲＣは中継ユニット、ＳＴ
は回答選択ユニット、６５，９４は電源回路、６８はゲ
ート回路、７１は制御回路、９５はカウンタ、９７は回
答選択肢スイッチ回路、９９は回答信号送出回路。 図 船 第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 １ 親機と、複数Ｎ台の子機とからなる集団反応分析装
   置に於て、上記親機は、直流電源が供給される入力端子
   と、該入力端子にゲート回路を介して接続された出力端
   子と、上記子機数Ｎの整数倍のパルスであるパルス列を
   周期的に発生し、上記ゲート回路を制御する制御信号発
   生回路と、上記ゲート回路の出力と上記制御信号発生回
   路の出力とを比較する比較回路とを有し、上記各子機は
   、上記親機の出力端子に接続される入力端子と、該入力
   端子に供給される入力パルスを整流する電源回路と、上
   記パルスを計数する回答選択用カウンタと、該カウンタ
   の各出力端に夫々接続された回答選択肢スイツチと、該
   回答選択肢スイツチからの出力に応じて上記電源回路か
   らの出力を回答信号として上記入力端子に送出する回答
   信号送出回路と、上記入力端子及び上記回答信号送出回
   路間に介挿された上記回答信号のみをゲートするゲート
   回路と、上記入力パルスを計数してその１／Ｎの区間上
   記ゲート回路を導通制御する制御回路とを有し、上記各
   子機のゲート回路が入力パルスの１／Ｎ毎に順次導通制
   御され、上記親機の比較回路から各子機の回答信号に応
   じた回答出力を得るようにしたことを特徴とする集団反
   応分析装置。 ２ 各子機の制御回路が上記入力パルスを計数する第１
   のカウンタと、該第１のカウンタの初段出力が供給され
   る第２のカウンタとから構成され、上記第２のカウンタ
   の所定の出力段から制御信号を得るようにして成る特許
   請求の範囲第１項記載の分析装置。