JPS6085610A - 広帯域増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は増幅器に利用される広帯域増幅回路に関するも
のである。

（従来例の構成とその問題点） 従来、ＦＥＴのケ゛−ト・ドレイン間に抵抗と容量を直
列に挿入した、いわゆる負帰還広帯域増幅回路、特にガ
リウム砒素（ＧａＡｓ　）　ＭＥＳＦＥＴを用いた負帰
還広帯域増幅回路は、ＵＨＦ帯、■ＨＦ帯をカバーシ、
入出力が５００あるいは７５Ωに整合された低雑音広帯
域増幅回路として周知である。一方、テレビのチー−す
等のＲＦ増幅回路では、利得制御機能が要求される場合
が多い。従来、この負帰還広帯域増幅回路をテレビチュ
ーナ等のＲＦ増幅回路に用いる場合、ＶＨＦ帯における
混変調特性が間ｈ′αであった。第１図にＧａＡｓのプ
ーアルゲートＦＥＴを用いた負帰還広帯域増幅回路の８
００　ＭＨｚと１００　ＭＩ（ｚにおける１％の混変調
特性を示す。

横軸は利得制御量で縦軸は妨害信号強度である。

８００　ＭＨｚでは、２０ないし３０　ｄＢの利得制御
時における妨害信号強度は、約１１０　ｄＢμとよい値
を示しているのに対し、１００　ＭＨｚでは約９５ｄＢ
μと値が悪くなる問題があった。

（発明の目的） 本発明の目的は、上記の問題点を解消し、広い周波数範
囲にわたって、優れた混変調特性を有する広帯域増幅回
路を提供することである。

（発明の構成） 本発明の広帯域増幅回路は、ＦＥＴのダート・ドレイン
間に抵抗とコンデンサを直列に挿入した負帰還広帯域増
幅回路のダート端子とダ・イオードのカソード端子、ま
たはダイオードのアノード端子に接続して、ダイオード
のもう一つの端子により利得制御をかける構成にするこ
とにより、混変調特性の優れた広帯域増幅器の作製を可
能にするものである。

（実施例の説明） 本発明の実施例を、第２図ないし第９図に基づいて説明
する。

第２図は本発明の第１実施例の回路図である。

同図において、１は負帰還広帯域増幅回路、２はＦＥＴ
、３は帰還抵抗、４は直流カット用のコンデンサ、５は
ダイオードである。第３図は本発明回路を実際に使用す
る場合のバイアス回路も含めた回路構成例である。ここ
では、負帰還広帯域増幅回路はＧａＡｓ　ＭＥＳＦＥＴ
　、帰還抵抗３（Ｒｆ＝３００Ω）、コンデンサ４　（
Ｃｆ＝２０９Ｆ　）からなる集積回路で、またダイオー
ド５はＳｉ　ｐ−４−ｎダイオードで構成している。

図において、６は入力端子、７は出力およびドレインバ
イアス端子、８は利得制御端子、９は直流カット用コン
デンサ、ｌＯはＦＥＴのバイアス抵抗、１１はダイオー
ドのバイアス抵抗、１２はパイ・ぐスコンデンサである
。通常動作時には、利得制御端子８、すなわちダイオー
ド５のアノードはＯｖにしておく。利得制御端子８のバ
イアス電圧を上げていくことにより、ダイオード５が順
方向にバイアスされ、内部抵抗が低下する。このため、
ダイオード５による入力信号の損失が大きくなり、利得
が制御される。

第４図は、上記実施例の回路の利得制御性を示す図であ
る。横軸は利得制御端子電圧Ｖ。Ｒ１縦軸は利得である
。ダイオード５としてｐ−１−ｎダイオードを用いた場
合、電圧に対する抵抗変化がなだらかであるため、利得
制御特性もなだらかになる。

このため、混変調特性も他のダイオードを用いた場合に
比べてよくなる。

第５図は、上記実施例の回路の１％混変調特性を示す図
である。横軸は利得制御量で、縦軸は妨害信号強度であ
る。２０ないし３０　ｄＢの利得ｆｉｉ制御時における
妨害信号強度は、８００　ＭＦｌｚ”、１００ＭＨｚ共
に約１１０　ｄＢμと彦っておシ、従来の回路に比べて
１００　ＭＨｚ　、すなわちＶＨＦ帯において、混変調
特性が大幅に改善されている。

第６図は本発明の第２の実施例を示す回路図である。こ
こでは、第１の実施例に対してダイオードが逆向きに接
続されている。このため第１の実施例と異なるバイアス
栄件で利得制御を行なうことができる。一方混変調特性
は第１の実施例と同じである。

第７図は本発明の第３の実施例の回路図である。

ここで、１３はダイオード５に直列に挿入された抵抗で
ある。

第８図は本実施例の回路の１係の混変調特性を示す図で
ある。このようにダイオード５に直列に抵抗１３を挿入
して、ダイオード５の抵抗の変化速度を小さくすると左
により、第１．第２の実施例よりもさらに混変調特性を
改善することが可能である。

第９図は本発明の第１実施例の回路、すなわち第２図に
示した回路をＧａＡｓを用いた集積回路で構成した場合
の断面模式図である。この図において、２１はダイオー
ド、２２はコンデンサ、２３は帰還抵抗、２４はＦＥＴ
である。２５は半絶縁性ＧａＡｓ基板、２６は計注入層
、２７はｎ注入層、２８はｎ−注入層である。２９はオ
ーミ、り金属、３ｏはショットキー金属、３１は絶縁膜
、３２は配線金属である。本実施例では、ダイオードお
よびコンデンサは、ショットキー接合ダイオードにより
構成されている。またダイオード２１は、金属−ｎ　−
１１構造にして、ダイオード２１の内部抵抗の変化速度
を小さくしている。

なお、上記実施例において負帰還広帯域増幅回路は集積
回路で構成したが、すべてディスフリート素子で構成し
てもよい。

壕だ、上記実施例では、ＦＥＴはＧａＡｓ　ＦＥＴとし
たが、Ｓｌを用いたＦＥＴでも、まだ林他の化合物半導
体を用いだＦＥＴでもよい。

また上記第１ないし第３の実施例において、ダイオード
はＳｔのｐ−１−ｎダイオードで構成しだが、ｐ−ｎ接
合ダイオードでもよく、またＧ’ａＡＳその他の化合物
半導体を用いたｐ−ｎダイオード、ショットキー接合ダ
イオードでもよい。

また、上記第４の実施例において、ダイオードは金属−
ｎ−ｎ　構造のショットキー接合ダイオードで構成して
いるが、他のショットキー接合ダイオードでも、まだｐ
−ｎ接合ダイオードでもよい。またＧａＡｓを用いて集
積回路を構成しているが、Ｓｉでも、他の化合物半導体
でもよい。

まだ、上記実施例においてＦＥＴはシングルゲートＦｇ
Ｔとしたが、プーアルグー）　ＦＥＴでもよい。

また、帰還抵抗に直列に挿入されているコンデンサはな
くてもよい。

（発明の効果） 本発明によれば、ＦＥＴのダート・ドレイン間に抵抗と
コンデンサを直列に挿入した負帰還広帯域増幅回路のン
ース端子とダイオードのアノード端子、またはダイオー
ドのカソード端子を接続して、ダイオードのもう１つの
端子により利得制御をかける構成にすることによシ、負
帰還広帯域増幅回路の混変調特性を著しく改善すること
ができ、その実用的効果は大である。

【図面の簡単な説明】

第１図は従来例の負帰還広帯域増幅回路の混変調特性図
、第２図は本発明の第１実施例における負帰還広帯域増
幅回路の回路図、第３図は同じくバイアス回路を含めた
回路図、第４図および第５図は同回路の利得制御特性図
と混変調特性図、第６図は本発明の第２実施例における
同じく回路図、第７図は本発明の第３実施例における同
じく回路図、第８図は第３実施例の回路の混変調特性図
、第９図は本発明の第４実施例の集積回路で構成した模
式断面図である。 １・・・負帰還広帯域増幅回路、２．２４・・・ＦＥＴ
　。 ３．２３・・・帰還抵抗、４，９，１２．２２・・・コ
ンデンサ、５　、２１・・・ダイオード、６・・・入力
端子、７・・・出力およびドレインバイアス端子、８・
・・利得制御端子、１０・・・ダートバイアス抵抗、１
１・・・利得制御端子バイアス抵抗、１３，１４．２５
・・・半絶縁性ＧａＡｓ基板、２６・・・層注入層、２
７・・・ｎ注入層、２８・・・ｎ−注入層、２９・・・
オーミ、゛り・電極、３０・・・ショットキー電極、３
１・・・絶縁膜、３２・・配線金属。 特許出願人　松下電器産業株式会社 −一＼２ 代理人星　野　恒　司・′・ “°・ミ止゛′ 第１図 ＧＲ（ｄＢ） 第２図 − 第３図 第４図 ＶＧＲ（Ｖ） 第５図 ＧＲ（ｄＢ） 第６図 ス ―γ」 第７図 ハ 第８図 ＧＲ（ｄＢ）

Claims (2)

【特許請求の範囲】
1. （１）電界効果トランジスタのダート・ドレイン間に抵
   抗とコンデンサが直列に挿入されるとともに、前記ダー
   ト端子にダイオードのカソード端子、またはアノード端
   子が接続されることを特徴とする広帯域増幅回路。
2. （２）　ダイオードをｐ−１−ｎダイオードで構成した
   ことを特徴とする特許請求の範囲第（１）項記載の広帯
   域増幅回路。