JPS6086655A - マイクロプロセツサの並列接続方法 - Google Patents
マイクロプロセツサの並列接続方法Info
- Publication number
- JPS6086655A JPS6086655A JP58194851A JP19485183A JPS6086655A JP S6086655 A JPS6086655 A JP S6086655A JP 58194851 A JP58194851 A JP 58194851A JP 19485183 A JP19485183 A JP 19485183A JP S6086655 A JPS6086655 A JP S6086655A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal line
- data
- key
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Input From Keyboards Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、複数のマイクロプロセッサを用いた装置に於
いて、データの転送及びキー人力を行う場合の並列接続
方法に関する。
いて、データの転送及びキー人力を行う場合の並列接続
方法に関する。
（ロ）従来技術
通常、多数のキースイッチの閉成を検出する場合、キー
スキャン信号線とキー人力信号線とによってマトリクス
を形成し、その交点にキースイッチを配置することによ
り、少ない入出力端子数でキーの検出を行っている。一
方、複数のマイクロプロセッサを使用する装置では、そ
のマイクロプロセッサ間でデータのやり取りを必要とす
る事が多く、この場合には、データの転送を行う複数本
の信号線及び複数個の入出力端子が必要である。
スキャン信号線とキー人力信号線とによってマトリクス
を形成し、その交点にキースイッチを配置することによ
り、少ない入出力端子数でキーの検出を行っている。一
方、複数のマイクロプロセッサを使用する装置では、そ
のマイクロプロセッサ間でデータのやり取りを必要とす
る事が多く、この場合には、データの転送を行う複数本
の信号線及び複数個の入出力端子が必要である。
従って、多数のキーと複数のマイクロプロセッサを使用
する装置では、キー人力とデータ転送のために入出力端
子が数多く使用されてしまうため、他の制御等に使用で
きる入出力端子が制限されてしまう不都合があった。
する装置では、キー人力とデータ転送のために入出力端
子が数多く使用されてしまうため、他の制御等に使用で
きる入出力端子が制限されてしまう不都合があった。
（ハ）発明の目的
本発明は、上述した点に鑑みて為されたものであり、デ
ータを送出するためのデータ信号線とキ−スキャン信号
線とを共通とし、データ信号線忙送出された信号の種類
を示す制御信号線を備えることにより、ブイクロプロセ
ッサの使用入出力端子数を減少することを目的とする。
ータを送出するためのデータ信号線とキ−スキャン信号
線とを共通とし、データ信号線忙送出された信号の種類
を示す制御信号線を備えることにより、ブイクロプロセ
ッサの使用入出力端子数を減少することを目的とする。
に）発明の構成
本発明は、複数のブイクロプロセッサの入力端子あるい
は出力端子間に接続され、データの出力を示すタイミン
グ信号線と、データの受信を示す返答用信号線と、デー
タ信号を転送するデータ信号線と、該データ信号線に送
出された信号の種類を示す制御信号線とを備えると共に
、少な（とも−個の前記マイクロプロセッサの入力端子
に接続されたキー人力信号線とを備え、前記データ信号
線とキー人力信号線とによりマトリクスを形成し、その
交点にキースイッチを配置することにより、前記データ
信号線をデータ転送とキースキャンとに兼用する構成で
ある。
は出力端子間に接続され、データの出力を示すタイミン
グ信号線と、データの受信を示す返答用信号線と、デー
タ信号を転送するデータ信号線と、該データ信号線に送
出された信号の種類を示す制御信号線とを備えると共に
、少な（とも−個の前記マイクロプロセッサの入力端子
に接続されたキー人力信号線とを備え、前記データ信号
線とキー人力信号線とによりマトリクスを形成し、その
交点にキースイッチを配置することにより、前記データ
信号線をデータ転送とキースキャンとに兼用する構成で
ある。
（ホ）実施例
第１図は、本発明の実施例を示す結線図であり、１１）
はメインマイクロプロセッサ（以下メインＣＰＵとする
Ｌ（２１はサブマイクロプロセッサ（以下ザブＣＰＵと
する）である。メインＣＰ Ｕｆｌ）の端子とサブＣＰ
Ｕ（２）の端子との間に於いて、出力端子ａｏ と入力
端子ａ： との間には、データが送出されたことを示す
タイミング信号＃ｉ！（３１が接続され、出力端子ａ０
と入力端子ａ、との間には、データを受信したことを
示す返答用信号線（４）が接続され、また、入出力端子
す。−ｂ３と入出力端子す。〜ｂ。
はメインマイクロプロセッサ（以下メインＣＰＵとする
Ｌ（２１はサブマイクロプロセッサ（以下ザブＣＰＵと
する）である。メインＣＰ Ｕｆｌ）の端子とサブＣＰ
Ｕ（２）の端子との間に於いて、出力端子ａｏ と入力
端子ａ： との間には、データが送出されたことを示す
タイミング信号＃ｉ！（３１が接続され、出力端子ａ０
と入力端子ａ、との間には、データを受信したことを
示す返答用信号線（４）が接続され、また、入出力端子
す。−ｂ３と入出力端子す。〜ｂ。
との間にはデータの転送を行うためのデータ信号ａ（５
）が接続される。一方、入力端子Ｃ８〜Ｃ３にはキー人
力信号線（６）が接続され、キー人力信号線（６）とデ
ータ信号線（５）とはマトリクスが形成され、その交点
にはキースイッチ（７）が設けられる。同様に、サブＣ
ＰＵ（２＋の入力端子Ｃ０〜ｃ３にもデータ（ｉ号線（
５）とマトリクスを形成するキー人力信号線（８）が接
続され、そのマトリクスの交点にはキースイッチ（９）
が配置される。更に、入出力端子ｄ。、ｄ、と人出され
た信号が、データ信号であるのか、ある（・は、キース
イッチ（７）（９）をスキャンする信号であるのかを示
す制御信号線（１１が接続される。本実施例に於いて、
データ信号は４ビツトで並列転送され、また、キースイ
ッチ（７１（９）は最大３２個設けることができる。
）が接続される。一方、入力端子Ｃ８〜Ｃ３にはキー人
力信号線（６）が接続され、キー人力信号線（６）とデ
ータ信号線（５）とはマトリクスが形成され、その交点
にはキースイッチ（７）が設けられる。同様に、サブＣ
ＰＵ（２＋の入力端子Ｃ０〜ｃ３にもデータ（ｉ号線（
５）とマトリクスを形成するキー人力信号線（８）が接
続され、そのマトリクスの交点にはキースイッチ（９）
が配置される。更に、入出力端子ｄ。、ｄ、と人出され
た信号が、データ信号であるのか、ある（・は、キース
イッチ（７）（９）をスキャンする信号であるのかを示
す制御信号線（１１が接続される。本実施例に於いて、
データ信号は４ビツトで並列転送され、また、キースイ
ッチ（７１（９）は最大３２個設けることができる。
第１図の如（接続されたメインＣＰＵ（１）及びサブＣ
ＰＵ（２＋に於いて、データの転送及びキースキャンの
動作は主にメインＣＰＵｍ側で制御される。
ＰＵ（２＋に於いて、データの転送及びキースキャンの
動作は主にメインＣＰＵｍ側で制御される。
第２図（ａｌｆｂ）は、メインｃ ｐ Ｕ（１）にプロ
グラムされたデータの転送及びキースキャンの動作を示
すフロー図である。
グラムされたデータの転送及びキースキャンの動作を示
すフロー図である。
第２図（ａ）（ｂｌに於いて、データを転送する場合、
先ず、入出力端子す。−ｂ、に、転送すべき４ビツトの
データを内部に設Ｆすられた記憶回路から取り出し出力
する。そして、データ信号Ｉ％１（５）に送出された信
号がデータであることを示すために、例えば、入出力端
子ｄ０に１”を出力し、入出力端子ｄ、 Ｋ″０”を出
力する。次に、データ転送の状態にあることをサブＣＰ
ｔＪ（２＋に伝えるために、出力端子ａ０から１”を出
力する。この状態で、サブＣＰＵ（２）がデータを受信
したことを示す信号が印加される入力端子ａ％が”ビと
１．Ｃつた力・否か監視し、１”となった場合には、出
力端子ａ０を０”にしてデータの転送を終了する。尚多
数のデータを転送する場合には、このデータ転送プログ
ラムを繰り返えして実行すれば良し・。一方、キースキ
ャンによってキーの閉成を検出する場合、先ず、データ
信号線（５）に送出される信号カーキースキャンのため
の信号であることを示すために、例えば、入出力端子ｄ
。Ｋ″０″を出ツノし、入出力端子ｄ、に１”を出力す
る。次に、入（Ｂ力端子す。が′１”となり、ｂ１〜］
）、ｈ″−０″となる信号をデータ信号線（５）に出力
１７、キースキャンの信号が出力されていることサブｃ
１１Ｕ（２１１Ｃ伝えるために出力端子ａＯから６１
を出力する。
先ず、入出力端子す。−ｂ、に、転送すべき４ビツトの
データを内部に設Ｆすられた記憶回路から取り出し出力
する。そして、データ信号Ｉ％１（５）に送出された信
号がデータであることを示すために、例えば、入出力端
子ｄ０に１”を出力し、入出力端子ｄ、 Ｋ″０”を出
力する。次に、データ転送の状態にあることをサブＣＰ
ｔＪ（２＋に伝えるために、出力端子ａ０から１”を出
力する。この状態で、サブＣＰＵ（２）がデータを受信
したことを示す信号が印加される入力端子ａ％が”ビと
１．Ｃつた力・否か監視し、１”となった場合には、出
力端子ａ０を０”にしてデータの転送を終了する。尚多
数のデータを転送する場合には、このデータ転送プログ
ラムを繰り返えして実行すれば良し・。一方、キースキ
ャンによってキーの閉成を検出する場合、先ず、データ
信号線（５）に送出される信号カーキースキャンのため
の信号であることを示すために、例えば、入出力端子ｄ
。Ｋ″０″を出ツノし、入出力端子ｄ、に１”を出力す
る。次に、入（Ｂ力端子す。が′１”となり、ｂ１〜］
）、ｈ″−０″となる信号をデータ信号線（５）に出力
１７、キースキャンの信号が出力されていることサブｃ
１１Ｕ（２１１Ｃ伝えるために出力端子ａＯから６１
を出力する。
そして、キースイッチ（７）の開閉状態を検出するため
に、入力端子Ｃ８〜Ｃ３に印加され−（（・る（ｎ号を
入力し、内部の記憶回路等に取り込む。一方、ツ゛プＣ
ＰＵ（２１は、同様にしてキースイッチ（９）σ＞ Ｄ
ｒｌ ｒ’イ）状態を取り込み、その取り込みカー終了
すると、その終了を示すために返答用信号を特徴とする
特許で、メインＣＰ ０（１）は、入力端子ａ１が”工
”となったか否か監視する。そして、入力端子ａ、が１
″となると出力端子ａ。を０”とし、今度は、入出力端
子す、が′１”となりす。、ｂ、〜ｂ。
に、入力端子Ｃ８〜Ｃ３に印加され−（（・る（ｎ号を
入力し、内部の記憶回路等に取り込む。一方、ツ゛プＣ
ＰＵ（２１は、同様にしてキースイッチ（９）σ＞ Ｄ
ｒｌ ｒ’イ）状態を取り込み、その取り込みカー終了
すると、その終了を示すために返答用信号を特徴とする
特許で、メインＣＰ ０（１）は、入力端子ａ１が”工
”となったか否か監視する。そして、入力端子ａ、が１
″となると出力端子ａ。を０”とし、今度は、入出力端
子す、が′１”となりす。、ｂ、〜ｂ。
が０”となる信号を出力し、以下同様の動作を行う。即
ち、同じ動作を４回繰り返えすことにより、入出力端子
す。−ｂ３の最下位ビットから順次″１″が出力され、
キースキャンが為されるのである。尚、このキースキャ
ンの場合には、キースイッチ（７）の開閉状態は、メイ
ンＣＰ Ｕ（１１に取り込まれ、キースイッチ（９）の
開閉状態はザブＣＰＵ（２１に取り込まれるが、キース
キャンの後、データ転送プログラムによって、キースイ
ッチ（力の開閉データをサブＣＰＵ（２１に転送して処
理することも、また、その反対もできる。
ち、同じ動作を４回繰り返えすことにより、入出力端子
す。−ｂ３の最下位ビットから順次″１″が出力され、
キースキャンが為されるのである。尚、このキースキャ
ンの場合には、キースイッチ（７）の開閉状態は、メイ
ンＣＰ Ｕ（１１に取り込まれ、キースイッチ（９）の
開閉状態はザブＣＰＵ（２１に取り込まれるが、キース
キャンの後、データ転送プログラムによって、キースイ
ッチ（力の開閉データをサブＣＰＵ（２１に転送して処
理することも、また、その反対もできる。
一方、第３図はサブＣＰＵ（２）にプログラムされたデ
ータ入力及びキー人力の動作を示すフロー図である。サ
ブＣＰ Ｕ（２）側では、データ信号線（５）に送出さ
れる信号が転送されるデータ信号であるのか、あるいは
、キースキャンのための信号であるのかを識別するため
に、入出力端子ｄ０、ｄ、の内容が、ｄｏ′＝０、ｄ、
’：１（即ち、キースキャンの状態）であるか、ｄ、’
＝１、ｄ、＝０（即ち、データ転送の状態）であるかを
判定する。このとき、ｄ０＝１、ｄ、’＝０（即ち、デ
ータ転送の状態）であることを識別すると、メインＣＰ
Ｕ（１）がタイミング信号線（３）に信号を出力したか
否か、即ち、入力端子ａ。
ータ入力及びキー人力の動作を示すフロー図である。サ
ブＣＰ Ｕ（２）側では、データ信号線（５）に送出さ
れる信号が転送されるデータ信号であるのか、あるいは
、キースキャンのための信号であるのかを識別するため
に、入出力端子ｄ０、ｄ、の内容が、ｄｏ′＝０、ｄ、
’：１（即ち、キースキャンの状態）であるか、ｄ、’
＝１、ｄ、＝０（即ち、データ転送の状態）であるかを
判定する。このとき、ｄ０＝１、ｄ、’＝０（即ち、デ
ータ転送の状態）であることを識別すると、メインＣＰ
Ｕ（１）がタイミング信号線（３）に信号を出力したか
否か、即ち、入力端子ａ。
が１″となったか否か監視し、ａ、＝１となると入出力
端子ｂｏ−ｂ、に印加された信号、即ち、メインＣＰ
Ｕ（ＩＪから転送されたデータを入力して内部の記憶回
路等に取り込み、そして、データを受信したことを示す
ために出力端子ａ０に”工”のパルスを所定時間出力し
て、データ転送に於けるデータ入力を終了する。一方、
ｄ ｏ ” Ｏｌｄ、＝１（即ち、キースキャンの状態
）であることを識別すると、入力端子的が１″となった
か否か監視し、ａ、＝１となるとメインＣＰ Ｕ（１）
がデータ信号線（５）にキースキャン信号を出力したこ
とを示しているので、入力端子（６−ｃ３に印加された
信号、即ち、キースイッチ（９）の開閉状態を示すキー
人力信号を入力し、内部の記憶回路等に取り込む。そし
て、キー人力が終了したことを示すために出力端子ａ０
に１”を所定時間出力する。この動作に於けるキー人力
が４回目でない場合には、再び入力端子ａ、が１″とな
ったか否か、即ち、次のキースキャン信号が出力された
か否かを監視して、同様の動作を行い、キー人力を４回
繰り返えすことにより、キースイッチ（９）の開閉がす
べて入力されるので、キー人力の動作を終了する。尚、
サブＣＰ Ｕ（２）に取り込まれたキー人力信号は、キ
ースキャン後、第２図（ａｌに示されたデータ転送プロ
グラムと同様の動作を、サブＣＰＵ（２）Ｋ実行させる
ことにより、メインＣＰ Ｕ（１）に転送することがで
きる。
端子ｂｏ−ｂ、に印加された信号、即ち、メインＣＰ
Ｕ（ＩＪから転送されたデータを入力して内部の記憶回
路等に取り込み、そして、データを受信したことを示す
ために出力端子ａ０に”工”のパルスを所定時間出力し
て、データ転送に於けるデータ入力を終了する。一方、
ｄ ｏ ” Ｏｌｄ、＝１（即ち、キースキャンの状態
）であることを識別すると、入力端子的が１″となった
か否か監視し、ａ、＝１となるとメインＣＰ Ｕ（１）
がデータ信号線（５）にキースキャン信号を出力したこ
とを示しているので、入力端子（６−ｃ３に印加された
信号、即ち、キースイッチ（９）の開閉状態を示すキー
人力信号を入力し、内部の記憶回路等に取り込む。そし
て、キー人力が終了したことを示すために出力端子ａ０
に１”を所定時間出力する。この動作に於けるキー人力
が４回目でない場合には、再び入力端子ａ、が１″とな
ったか否か、即ち、次のキースキャン信号が出力された
か否かを監視して、同様の動作を行い、キー人力を４回
繰り返えすことにより、キースイッチ（９）の開閉がす
べて入力されるので、キー人力の動作を終了する。尚、
サブＣＰ Ｕ（２）に取り込まれたキー人力信号は、キ
ースキャン後、第２図（ａｌに示されたデータ転送プロ
グラムと同様の動作を、サブＣＰＵ（２）Ｋ実行させる
ことにより、メインＣＰ Ｕ（１）に転送することがで
きる。
この様に、メインＣＰ Ｕ（１）とサブＣＰＵ（２＋と
の間のデータ転送は、データ信号線（５）を介して為さ
れ、更に、キースイッチ（力（９）のキースキャンもデ
ータ信号線（５）を用いて行われるので、キースキャン
のための信号線を特別に設ける必要もなく、使用する端
子数も少なくて済む。
の間のデータ転送は、データ信号線（５）を介して為さ
れ、更に、キースイッチ（力（９）のキースキャンもデ
ータ信号線（５）を用いて行われるので、キースキャン
のための信号線を特別に設ける必要もなく、使用する端
子数も少なくて済む。
（へ）発明の効果
上述の如、く、本発明によれば、複数のマイクロプロセ
ッサを接続する信号線の数と、使用端子数が少なくなり
、多数のキースイッチ及び多数の制御信号等を必要とす
る装置に於いて、マイクロプロセッサの端子の使用制限
が緩和され、自由度が増す利点を有している。
ッサを接続する信号線の数と、使用端子数が少なくなり
、多数のキースイッチ及び多数の制御信号等を必要とす
る装置に於いて、マイクロプロセッサの端子の使用制限
が緩和され、自由度が増す利点を有している。
第１図は本発明の実施例を示す結線図、第２図（ａｔ
（ｂｌはメインＣＰＵにプログラムされた動作を示すフ
ロー図、第３図はサブＣＰＵにプログラムされた動作を
示すフロー図である。 （１）・・・メインＣＰＵ、（２＋・・・サブＣＰＵ。 （３）・・・タイミング信号線、 （４）・・・返答用
信号線、（５）・・・データ信号線、 （６）（８）・
・・キー人力信号線、（７）（９）・・・キースイッチ
、 ＯＱ・・・制御信号線。
（ｂｌはメインＣＰＵにプログラムされた動作を示すフ
ロー図、第３図はサブＣＰＵにプログラムされた動作を
示すフロー図である。 （１）・・・メインＣＰＵ、（２＋・・・サブＣＰＵ。 （３）・・・タイミング信号線、 （４）・・・返答用
信号線、（５）・・・データ信号線、 （６）（８）・
・・キー人力信号線、（７）（９）・・・キースイッチ
、 ＯＱ・・・制御信号線。
Claims (1)
- １、複数のマイクロプロセッサの入力端子あるいは出力
端子間に接続され、データの出力を示すタイミング信号
線と、データの受信を示す返答用信号線と、データ信号
を転送するデータ信号線と、該データ信号線に送出され
た信号の種類を示す制御信号線とを備えると共に、少な
くとも一個の前記ヤイクロプロセッサの入力端予圧接続
されたキー人力信号線とを備え、前記データ信号線とキ
ー人力信号線とによりマトリクスを形成し、その交点に
キースイッチを配置することにより、前記データ信号線
をデータ転送とキースキャンとに兼用することを特徴と
するマイクロプロセッサの並列接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194851A JPS6086655A (ja) | 1983-10-17 | 1983-10-17 | マイクロプロセツサの並列接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194851A JPS6086655A (ja) | 1983-10-17 | 1983-10-17 | マイクロプロセツサの並列接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6086655A true JPS6086655A (ja) | 1985-05-16 |
| JPH0120461B2 JPH0120461B2 (ja) | 1989-04-17 |
Family
ID=16331333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194851A Granted JPS6086655A (ja) | 1983-10-17 | 1983-10-17 | マイクロプロセツサの並列接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6086655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8230130B2 (en) | 2009-10-29 | 2012-07-24 | Sanyo Electric Co., Ltd. | Input device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126421A (ja) * | 1974-08-29 | 1976-03-04 | Tokyo Shibaura Electric Co | |
| JPS5184523A (en) * | 1974-12-20 | 1976-07-23 | Olympia Werke Ag | Deetashorisochono deetanyushutsuryokukairo |
| JPS51114023A (en) * | 1975-03-31 | 1976-10-07 | Sharp Corp | A control unit for in and output signals |
-
1983
- 1983-10-17 JP JP58194851A patent/JPS6086655A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5126421A (ja) * | 1974-08-29 | 1976-03-04 | Tokyo Shibaura Electric Co | |
| JPS5184523A (en) * | 1974-12-20 | 1976-07-23 | Olympia Werke Ag | Deetashorisochono deetanyushutsuryokukairo |
| JPS51114023A (en) * | 1975-03-31 | 1976-10-07 | Sharp Corp | A control unit for in and output signals |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8230130B2 (en) | 2009-10-29 | 2012-07-24 | Sanyo Electric Co., Ltd. | Input device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0120461B2 (ja) | 1989-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1184311A (en) | Peripheral interface adapter circuit for use in i/o controller card having multiple modes of operation | |
| EP0428330A2 (en) | Computer interface circuit | |
| CA1225749A (en) | Data processing system with a plurality of processors accessing a common bus to interleaved storage | |
| US4688171A (en) | Serial bus for master/slave computer system | |
| US4417303A (en) | Multi-processor data communication bus structure | |
| US4954983A (en) | Data driver for multiple mode buffered processor-peripheral data transfer with selective return of data to processor | |
| US4488220A (en) | Circuit arrangement for inputting control signals into a microcomputer system | |
| JP2994589B2 (ja) | サイクリック自動通信による電子配線システム | |
| US4244018A (en) | Interlock control of asynchronous data transmission between a host processor and a plurality of microprocessors through a common buffer | |
| US5170473A (en) | Communication command control system between cpus | |
| WO1989011697A1 (fr) | Circuit declenche par interruption pour bus multi-maitres | |
| JPS634209B2 (ja) | ||
| JPH0120461B2 (ja) | ||
| JP2645021B2 (ja) | バス異常検査システム | |
| JP2503434B2 (ja) | 工程管理装置 | |
| KR0151687B1 (ko) | 8n 비트 데이타 전달 장치 | |
| JPS60167547A (ja) | 信号伝送装置 | |
| JPH087442Y2 (ja) | プログラマブルコントローラの入出力装置 | |
| JP2982811B2 (ja) | アクセス制御装置 | |
| JP2663713B2 (ja) | バス接続装置 | |
| JPH01305458A (ja) | パラレルインタフエースデータ転送方式 | |
| JPH0310356A (ja) | データ転送装置 | |
| JPS59221131A (ja) | デ−タ伝送ステ−シヨン | |
| JPH03127204A (ja) | プログラマブルコントローラと入出力装置の間の通信方法 | |
| JPS62271033A (ja) | デ−タ転送処理装置 |