JPS6087629A - フリツカ−補償装置 - Google Patents
フリツカ−補償装置Info
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- JPS6087629A JPS6087629A JP58194550A JP19455083A JPS6087629A JP S6087629 A JPS6087629 A JP S6087629A JP 58194550 A JP58194550 A JP 58194550A JP 19455083 A JP19455083 A JP 19455083A JP S6087629 A JPS6087629 A JP S6087629A
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- 239000003990 capacitor Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/30—Reactive power compensation
Landscapes
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフリッカ−発生負荷を有する回路において、負
荷と並列に接続した７リツカー補償装置に関するもので
ある。
荷と並列に接続した７リツカー補償装置に関するもので
ある。
従来例のフリッカ−補償装置の回路構成をｍ１図に示す
。ｌａ、ｌｂ、ｌｃけ進相用コンデンサ、２ａ、２ｂｓ
２ｃは直列リアクトρ、３ａ、３ｂ１３ ｃ１４ ａ
ｓ ４ ｂｓ ４ ｃはサイリスタで逆並列に接続され
、開閉制御を行う。
。ｌａ、ｌｂ、ｌｃけ進相用コンデンサ、２ａ、２ｂｓ
２ｃは直列リアクトρ、３ａ、３ｂ１３ ｃ１４ ａ
ｓ ４ ｂｓ ４ ｃはサイリスタで逆並列に接続され
、開閉制御を行う。
ｌ ａ、２ａ、３ａ、４ａを篇１分路とし、同様な構成
で、ｌｂ、２ｂ、３ｂｓ ４ｂｘ ｌｃ、２ｃ。
で、ｌｂ、２ｂ、３ｂｓ ４ｂｘ ｌｃ、２ｃ。
３ｃ ｓ ４ ｃにてＡ２、馬３分路となシ、各々の容
甲は１：２：４の比として、各分路の船合せにより７段
制御をｆｉうものでちゃ、その制御は負荷７の＋ｌｆ、
ｆｌｆ ｔ！！：変流器（ＣＴ）６より電流積分回路
ｌＯに導かれる。計器用変圧′ａ（ＰＴ）５と、移相回
路１２とタイミング回路１３よりサンプリング回路１１
にパルス信号を送出し、検出回路１４である値を保持し
、投入分路選択用の選択回路１５より投入指令を送出し
、グー１回路１ｉ ａ、 １８ｂ、 ｌ）□ｃで受ける
。
甲は１：２：４の比として、各分路の船合せにより７段
制御をｆｉうものでちゃ、その制御は負荷７の＋ｌｆ、
ｆｌｆ ｔ！！：変流器（ＣＴ）６より電流積分回路
ｌＯに導かれる。計器用変圧′ａ（ＰＴ）５と、移相回
路１２とタイミング回路１３よりサンプリング回路１１
にパルス信号を送出し、検出回路１４である値を保持し
、投入分路選択用の選択回路１５より投入指令を送出し
、グー１回路１ｉ ａ、 １８ｂ、 ｌ）□ｃで受ける
。
】０は電流積分回路である。サイリスタ端子電圧がＯＶ
付近にてパルス信号を送出する同期検出回路１６ａ、
Ｉ（ｉｂ、 ｌＯｅからの信号もゲート回路１８ａ１１
ｇｈ１１８ｃで受け、（１ｍの３ｆＡ電流検出回路１７
ａ１１７ｂ、１７ｃの信号の論理積が成立したときのみ
ゲート回路より（Ａ４号を送出し、ゲートアンプ１９ａ
。
付近にてパルス信号を送出する同期検出回路１６ａ、
Ｉ（ｉｂ、 ｌＯｅからの信号もゲート回路１８ａ１１
ｇｈ１１８ｃで受け、（１ｍの３ｆＡ電流検出回路１７
ａ１１７ｂ、１７ｃの信号の論理積が成立したときのみ
ゲート回路より（Ａ４号を送出し、ゲートアンプ１９ａ
。
Ｗ ｂ ｓ １．９ ｃよシのサイリスタトリガーし、
各進相電流全流し、電圧降下を補償する。
各進相電流全流し、電圧降下を補償する。
次に従来例の動作を第２図によシ説明する。
制御部では応答遅れはないものと仮定し、コンデンサＩ
ａ、ｌｂ、ｌｃの充ｉｉ’ｒ［圧は−ＪＴ Ｅ （Ｖ）
となる。このとき、 負荷電流（図中■）によシ検出回路１４よシ投入ｉＨ号
■を選択回路１５に送出するが、進相用コンデンサ（以
下ＳＣという）充電電圧の極性により半サイクル遅れの
１図中Ｏ点にてＡ１分路がＯＮする。
ａ、ｌｂ、ｌｃの充ｉｉ’ｒ［圧は−ＪＴ Ｅ （Ｖ）
となる。このとき、 負荷電流（図中■）によシ検出回路１４よシ投入ｉＨ号
■を選択回路１５に送出するが、進相用コンデンサ（以
下ＳＣという）充電電圧の極性により半サイクル遅れの
１図中Ｏ点にてＡ１分路がＯＮする。
また負荷電流が図中０点にて増加し、應１分路よ５ｍ２
分路に投入信号が切り換わったとき、扁１分路はＯＦＦ
するが、Ａ２分路はＳＣ充電′祇圧の極性のため、半サ
イクル遅れにてＯＮする。このためにＳＣＣ原流半サイ
クル間なしとなυ、切れ目発生の欠点を有していた。
分路に投入信号が切り換わったとき、扁１分路はＯＦＦ
するが、Ａ２分路はＳＣ充電′祇圧の極性のため、半サ
イクル遅れにてＯＮする。このためにＳＣＣ原流半サイ
クル間なしとなυ、切れ目発生の欠点を有していた。
図中０点で負荷νに流がＯＦＦすると、Ｓ Ｃ’／！Ｉ
Ｉ：流もＯＦＦできるため、１Ｍ、圧変動としては２回
のγＥ電圧降下有することになる。
Ｉ：流もＯＦＦできるため、１Ｍ、圧変動としては２回
のγＥ電圧降下有することになる。
このように両サイリスタ方式においても、ＳＣ充電電圧
の極性により投入時に応答遅れを有し、また充電の４“
、５１性によっては応答遅れなしにすることも可能であ
るが、分路切シ換わり時に切れ目が発生する欠点を有し
ていた。
の極性により投入時に応答遅れを有し、また充電の４“
、５１性によっては応答遅れなしにすることも可能であ
るが、分路切シ換わり時に切れ目が発生する欠点を有し
ていた。
これは負荷゛電流検出後適正容１１１″を選択し、各分
路に投入指令を送出するのみで、切夛換え時に他分賂の
投入状況を匈定せずに投入指令を切シ換えるために、切
れ目光生が起るものである。
路に投入指令を送出するのみで、切夛換え時に他分賂の
投入状況を匈定せずに投入指令を切シ換えるために、切
れ目光生が起るものである。
このために応答ガれが小さくなっても、切れ目発生によ
フッリッカー改善効果がりまシ向上しない欠点があった
。
フッリッカー改善効果がりまシ向上しない欠点があった
。
本発明は両ザイリスタ方式の投入分＆！乙の切シ１炙わ
９時に発生するｔｄ流の切れ目の欠点ｔなくずために、
投入分路切り換わり時に、切り換わり後その分路の投入
可否を判定してから次段への投入信号を切シ侯えること
によシ、切れ目発生の欠点をなくし、フリッカ−改善効
果の高いフリッカ−ｈＩＪ償装置を提供するものである
。
９時に発生するｔｄ流の切れ目の欠点ｔなくずために、
投入分路切り換わり時に、切り換わり後その分路の投入
可否を判定してから次段への投入信号を切シ侯えること
によシ、切れ目発生の欠点をなくし、フリッカ−改善効
果の高いフリッカ−ｈＩＪ償装置を提供するものである
。
以下、本発明のフリッカ−袖イｈ装置を第３図〜瀦５図
に示す実施例によシ説明する。
に示す実施例によシ説明する。
第３図は７リツカー補償装置の回路説明図で、ｌａ、２
ａｂ３ａは進相用コンデンサ、２ａ１２ｂ、２ｃは直列
リアクトル、３ａ、３ｂｓ ３ｃ。
ａｂ３ａは進相用コンデンサ、２ａ１２ｂ、２ｃは直列
リアクトル、３ａ、３ｂｓ ３ｃ。
４ｍ％ ４ｂ１４ｃはサイリスタで逆並列接続されてい
る。
る。
さらにコンデンサ投入時に過渡現象ｆ：起こさせないた
めに、サイリスタ両端電圧がＯｖ付近にてパルス信号を
発生する同期検出回路１ｈ ａ ｓ Ｉ６ｂ、１６ｃが
各サイリスタ３ａ、４ａｓ ３ｂｓ ４ｂｓ ３ｃ、４
ｃに各々接続されている。
めに、サイリスタ両端電圧がＯｖ付近にてパルス信号を
発生する同期検出回路１ｈ ａ ｓ Ｉ６ｂ、１６ｃが
各サイリスタ３ａ、４ａｓ ３ｂｓ ４ｂｓ ３ｃ、４
ｃに各々接続されている。
この１８％ ２ ａｓ ３ ａ、 ４ ａを７１；１分
路とし、これと同一構成で他に２分路１ｂ、２ｂ、３ｂ
。
路とし、これと同一構成で他に２分路１ｂ、２ｂ、３ｂ
。
４ｂ、ｌｃ、２ｃ、３ｃ、４ｃを有し、各々篇２分路、
Ａ３分路とする。各々の容礒はＩ：２：４の比とし、各
分路の組合せにより７段階の８路が得られる。
Ａ３分路とする。各々の容礒はＩ：２：４の比とし、各
分路の組合せにより７段階の８路が得られる。
制御部として負荷７の電流を変法２に（ＣＴ）６にて検
出し、’ｔ’ｉ流槓分回路ｌＯ、サンプリング回路１１
にて直流電圧に変換する。また、ｔｌ″器用父圧器（Ｐ
Ｔ）５と移相回路１２とタイミング回路１３よシサング
リング回路１１への投入信号により、検出回略１４に検
出値を保持させ、選択回路Ｉ５により投入分路が選択さ
れ信号を洋出し、判定回路２０ ａ 。
出し、’ｔ’ｉ流槓分回路ｌＯ、サンプリング回路１１
にて直流電圧に変換する。また、ｔｌ″器用父圧器（Ｐ
Ｔ）５と移相回路１２とタイミング回路１３よシサング
リング回路１１への投入信号により、検出回略１４に検
出値を保持させ、選択回路Ｉ５により投入分路が選択さ
れ信号を洋出し、判定回路２０ ａ 。
２ｕｂ、２（ｌｃへ送られる。判定回路２（’ ａ ｓ
２１１ ｂ ５２（）ｃはその分路以外の同期検出回
路１６ａ、１６ｂ。
２１１ ｂ ５２（）ｃはその分路以外の同期検出回
路１６ａ、１６ｂ。
１６ｃから信号を受けておシ、投入段切シ換わり時に細
分路の投入可否を判定させている。判定回路２ｔ・ａ
ｓ ２Ｌｌ ｂ ｓ ２ｔｌ ｃよりゲート回路１．８
ａ１］）りｂ１１８Ｃへ投入信号が送られ、その分路の
同期検出回路Ｉｂ ａ ｓ ｌ（、ｉ ｂ ｓ １６
ｃからの信号もゲート回路１８ａ１１８ ｂ’、 １８
（！に送られる。また過ＴＨ流検出回路１７ａ。
分路の投入可否を判定させている。判定回路２ｔ・ａ
ｓ ２Ｌｌ ｂ ｓ ２ｔｌ ｃよりゲート回路１．８
ａ１］）りｂ１１８Ｃへ投入信号が送られ、その分路の
同期検出回路Ｉｂ ａ ｓ ｌ（、ｉ ｂ ｓ １６
ｃからの信号もゲート回路１８ａ１１８ ｂ’、 １８
（！に送られる。また過ＴＨ流検出回路１７ａ。
Ｊ７ｂ、Ｊ、７ｃの信号もゲート回路１８ ａ ｓ １
８ ｂ ｓ １８ ｃに送られる。
８ ｂ ｓ １８ ｃに送られる。
ゲート回路１８ａ％１８ｂｓ Ｊ８ｃ、では投入信号、
同期検出回路Ｆ＞ ａ ｓ Ｉｂ ｂ ｓ Ｎｉ ｃの
イｄ号などの論理硝が成立したとき、ゲートアン７″１
む１ａｔ１９ｂ％ｉ９ｃに投入信号として送られ、サイ
リスタをトリガーする。
同期検出回路Ｆ＞ ａ ｓ Ｉｂ ｂ ｓ Ｎｉ ｃの
イｄ号などの論理硝が成立したとき、ゲートアン７″１
む１ａｔ１９ｂ％ｉ９ｃに投入信号として送られ、サイ
リスタをトリガーする。
次に煮１分路の判定回路２０ａの具体的な回路例を第４
図によシ説明する。
図によシ説明する。
扁１分路の投入信号は、第１のＯＲグー）２］の入力側
と、単安定マルチバイブレータ２２のトリガー入力側１
へ各々入力される。第２のＯＲゲート２３には、屓１分
路以外の全ての投入信−号が入力される。
と、単安定マルチバイブレータ２２のトリガー入力側１
へ各々入力される。第２のＯＲゲート２３には、屓１分
路以外の全ての投入信−号が入力される。
捷た第２のＡＮＤゲート２４ａには、Ａ２分路の投入信
号と同期信号１）２が入力される。
号と同期信号１）２が入力される。
また第３のＡＮＤゲート２４ｂに（ｆよ、筋３分路の投
入信号と同期信号Ｄ３が入力される。
入信号と同期信号Ｄ３が入力される。
第２、第３のＡ Ｎ Ｄゲート２４ａ、２４ｂの出力は
、第３のＯＲゲート２５に入力δれ、ＯＲゲート２５の
出力は、単安定マルチバイブレータ２２のリセット’Ａ
Ｍ子に接続される。
、第３のＯＲゲート２５に入力δれ、ＯＲゲート２５の
出力は、単安定マルチバイブレータ２２のリセット’Ａ
Ｍ子に接続される。
またＷＪ２のＯＲゲート２３の出力と単安定マルチバイ
ブレータ２２の出力が４＠１のＡ Ｎ Ｄゲート２（ｉ
に入力され、その出力は第１のＯＲゲート２１に入力さ
れ、第１のＯＲグー）２１の出力が判定回路２＋ｉａの
出力となる。
ブレータ２２の出力が４＠１のＡ Ｎ Ｄゲート２（ｉ
に入力され、その出力は第１のＯＲゲート２１に入力さ
れ、第１のＯＲグー）２１の出力が判定回路２＋ｉａの
出力となる。
なお、単安定マルチバイブレータ２２の代、りに７リツ
プフロツプを使用しても同様な機能を出せる。
プフロツプを使用しても同様な機能を出せる。
第４図中、ＳｌはＡ１分路の投入信号、Ｓ２はＡ２の投
入信号、Ｓ３け漸３分路の投入信号、Ｂ２はＪｆ６．２
分略の同期信号、Ａ３分路の同期信号、ＳＳＩは第４図
の出力信号である。
入信号、Ｓ３け漸３分路の投入信号、Ｂ２はＪｆ６．２
分略の同期信号、Ａ３分路の同期信号、ＳＳＩは第４図
の出力信号である。
またの、■、Ｏ・・−・・・・・・・ｅは後述する第５
図におけるそれぞれ（４）、（１３）、Ｃ） 曲・・・
・・・・旬に示す波形が現われるラインである。
図におけるそれぞれ（４）、（１３）、Ｃ） 曲・・・
・・・・旬に示す波形が現われるラインである。
次に動作原理を、第５図により説明する。
例えば、篇１分路の投入信号Ｓ１が第５図（イ）のどと
＜ＯＮから０ＦＦＩＣなハＡ２分路へ投入信号Ｓ２に切
シ換わった場合、単安定マルチバイブレータ−２２をを
トリガーし、第５図中゛）のごとく出力’、ｒＬＯＷ！
ｔ）ＨＩＧＨｔｌＣｆＪＪＶ＊ｂＯ１第１のＡＮＤゲー
ト：シロへ入力する。このとき、ｆ２分路（７）投入（
Ｉ Ｓ ２ Ｕ、４＜５図（１３）のどと＜ＨＩＧＨと
なっており、第２のＯＲゲート２３よシ第１のＡＮＤゲ
ート２６へ入力されてｂるため、第１のＡＮＤゲート２
６は論理積が成立し、出力は第５図Ｇ）のどと＜ＨＩＧ
Ｈに切シ換わり＠１のＯＲゲート２１に入力するため、
扁１分路の出力は第５図（１１）のごとく投入信号を継
続し、＠５図仏）のＡ１分路におけるコンデンサＷｉｉ
ｃ １は、点線部も＋Ｉｆｉ電される。
＜ＯＮから０ＦＦＩＣなハＡ２分路へ投入信号Ｓ２に切
シ換わった場合、単安定マルチバイブレータ−２２をを
トリガーし、第５図中゛）のごとく出力’、ｒＬＯＷ！
ｔ）ＨＩＧＨｔｌＣｆＪＪＶ＊ｂＯ１第１のＡＮＤゲー
ト：シロへ入力する。このとき、ｆ２分路（７）投入（
Ｉ Ｓ ２ Ｕ、４＜５図（１３）のどと＜ＨＩＧＨと
なっており、第２のＯＲゲート２３よシ第１のＡＮＤゲ
ート２６へ入力されてｂるため、第１のＡＮＤゲート２
６は論理積が成立し、出力は第５図Ｇ）のどと＜ＨＩＧ
Ｈに切シ換わり＠１のＯＲゲート２１に入力するため、
扁１分路の出力は第５図（１１）のごとく投入信号を継
続し、＠５図仏）のＡ１分路におけるコンデンサＷｉｉ
ｃ １は、点線部も＋Ｉｆｉ電される。
屋２分路のコンデンサ充ｗｔ、電圧Ｖ ｃ ２が第５図
（ｂ）のごとく負の場合、直源電圧Ｅの負のピークにて
同期信号は出力し、第５図■）のごとくパルスを出力し
ておシ、投入信号が切シ換わった時点では同期信号がな
いため、Ａ２分路は投入率ｉｉＪの状態にある。
（ｂ）のごとく負の場合、直源電圧Ｅの負のピークにて
同期信号は出力し、第５図■）のごとくパルスを出力し
ておシ、投入信号が切シ換わった時点では同期信号がな
いため、Ａ２分路は投入率ｉｉＪの状態にある。
このため次の半サイクル後に同“期倍号を出力されると
、第２のＡＮＤゲート２４ａは・Ｂ５図［Ｆ］）、−の
ごとく投入信号Ｓ２と同期信号Ｄ２により論理積が成立
し、第５図躬）のごとく出力をＨＩＧＨとし、第３のＯ
Ｒゲート２５を通して単安定マルチバイブレータ２２の
リセット１ｄ号となり、第５図（５）のどと＜ＬＯＷに
父化し、さらに＄１のＡ Ｎ’ Ｄゲート２６は不成立
となり、第５図Ｇ）のとと＜ＬＯＷとなり、扁１分路の
投入信号は第５図０のとと〈ＬＯＷになり、Ａ１分路は
ＯＦＦする。
、第２のＡＮＤゲート２４ａは・Ｂ５図［Ｆ］）、−の
ごとく投入信号Ｓ２と同期信号Ｄ２により論理積が成立
し、第５図躬）のごとく出力をＨＩＧＨとし、第３のＯ
Ｒゲート２５を通して単安定マルチバイブレータ２２の
リセット１ｄ号となり、第５図（５）のどと＜ＬＯＷに
父化し、さらに＄１のＡ Ｎ’ Ｄゲート２６は不成立
となり、第５図Ｇ）のとと＜ＬＯＷとなり、扁１分路の
投入信号は第５図０のとと〈ＬＯＷになり、Ａ１分路は
ＯＦＦする。
またこのとき屋２分路では投入信号と同Ｊ”ＪＪ倍信号
よ、！７ＡＮＤゲートの論理積が成立し、Ａ２分路はＯ
Ｎする。
よ、！７ＡＮＤゲートの論理積が成立し、Ａ２分路はＯ
Ｎする。
これによｆｉｌ１分路の電１ｌｆｉｃｔは、半サイクル
余分に通電できたことによシ、／Ｉ６１分路から扁２分
路の電流１ｃ！に切れ目なしで通電され、第５図（ｄ）
の合成電流（ｉｃｌ＋ｉｃ＊）のごとくとなる。
余分に通電できたことによシ、／Ｉ６１分路から扁２分
路の電流１ｃ！に切れ目なしで通電され、第５図（ｄ）
の合成電流（ｉｃｌ＋ｉｃ＊）のごとくとなる。
以上のごとく、扁１分路の判定回路について説明したが
、Ａ２分路、Ａ３分路においても同様の構成で同様の動
作となる。この場合第４図■部はそれぞれ自分の分路の
投入信号が入力され、同期信号は他の分路の信号が入力
される。
、Ａ２分路、Ａ３分路においても同様の構成で同様の動
作となる。この場合第４図■部はそれぞれ自分の分路の
投入信号が入力され、同期信号は他の分路の信号が入力
される。
これによ＃）屋１分路からＡ２分路への切り換わりと、
同様にＡ１分路からＡ３分路へ、Ａ２分路からＡ１分路
へ、Ａ２分路からＡ、 ３分路へ尋々についても動作で
きる。
同様にＡ１分路からＡ３分路へ、Ａ２分路からＡ１分路
へ、Ａ２分路からＡ、 ３分路へ尋々についても動作で
きる。
なお、開閉部に逆並列サイリスタを使用しているが、同
等の機能を有するトライアックなども使用できる。
等の機能を有するトライアックなども使用できる。
このように本発明によシ、負荷通電中に容彎が頻繁に変
化する負荷や沢接機が多数あり、通電中に各種型なり電
流のため、谷喰切り換わシが激しい場合でも、各分路電
流はスムーズに切＃）換わりフリフカ−改善効果が高く
、工業的ならびに実用的価値の大なるものである。
化する負荷や沢接機が多数あり、通電中に各種型なり電
流のため、谷喰切り換わシが激しい場合でも、各分路電
流はスムーズに切＃）換わりフリフカ−改善効果が高く
、工業的ならびに実用的価値の大なるものである。
ｅ；１図は従来の７リツカー補償装置の回路ブロックタ
イヤクラム、第２図は同従来のフリッカ−補償装置の各
部の波形図、第３図は本発明の７リツカー補償装置の一
実施例のブロックダイヤグラム、第４図は同本発明のフ
リッカ−補償装置の論理ゲート回路図、第５図は同本発
明のフリッカ−補償装置の各部の波形図でめる。 Ｉａｓｌｂ）ｌｃ’進相用コンデンサ ２ａ１２ｂ、２ｃ ：１ｔｉｊタ１ｊリアクトル３ａ、
３ｂ、３ｃ、４ａｓ ４ｂ、４ｃ ニサイリスタ １５：：Ａ択回路 Ｉｈ ａ ｓ １６ ｂ ｓ １６ ｅ ：同期検出回
路１８ａ、 １．８ｂｓ １８ｃ ：ゲート回路２０
ａ ｓ ２（’ ｂ ｓ ２（ｌ ｃ ”判定回路２１
：第１のＯＲゲート ２２：単安定マルチバイブレータ ２３：第２のＯＲゲート ２４ａ：第２のＡＮＤゲート ２４ｂ：第３のＡＮＤゲート ２５：第３のＯＲゲート ２６：第１のＡＮＤゲート 特許出願人 日本コンデンサエ条株式会社 第１図 第２図 第：３図 第４図
イヤクラム、第２図は同従来のフリッカ−補償装置の各
部の波形図、第３図は本発明の７リツカー補償装置の一
実施例のブロックダイヤグラム、第４図は同本発明のフ
リッカ−補償装置の論理ゲート回路図、第５図は同本発
明のフリッカ−補償装置の各部の波形図でめる。 Ｉａｓｌｂ）ｌｃ’進相用コンデンサ ２ａ１２ｂ、２ｃ ：１ｔｉｊタ１ｊリアクトル３ａ、
３ｂ、３ｃ、４ａｓ ４ｂ、４ｃ ニサイリスタ １５：：Ａ択回路 Ｉｈ ａ ｓ １６ ｂ ｓ １６ ｅ ：同期検出回
路１８ａ、 １．８ｂｓ １８ｃ ：ゲート回路２０
ａ ｓ ２（’ ｂ ｓ ２（ｌ ｃ ”判定回路２１
：第１のＯＲゲート ２２：単安定マルチバイブレータ ２３：第２のＯＲゲート ２４ａ：第２のＡＮＤゲート ２４ｂ：第３のＡＮＤゲート ２５：第３のＯＲゲート ２６：第１のＡＮＤゲート 特許出願人 日本コンデンサエ条株式会社 第１図 第２図 第：３図 第４図
Claims (1)
- 【特許請求の範囲】 進相用コンデンサ、直列リアクトμおよび半導体スイッ
チによシ構成された分路を負荷と並列に複数群設け、各
半導体スイッチの両端子電圧がＯＶ付近にてパルス信号
を発生する同期検出回路と、負荷容量を検出して投入分
路を選択し、投入信号を送出する週択回路と、投入され
た分路以外の他の分路の信号を上記同期検出回路から受
けるとともに、投入分路がある分路から他の分路に変換
されたとき、他の分路の同期パルスが発生するまで継続
しである分路の投入信号を保持する！１４Ｉ宇回路と、
該判定回路および同期検出回路からの信号を受けて半導
体スイッチにゲート信号を送出するゲート回路とを備え
たフリッカ−補償装置において、ト記判定回路は、 第１の分路の投入信号を入力する第１のＯＲゲートと、
該投入イｕ号がトリガー入力され、投入信号がＯＦ：’
Ｆ時のみ作動する単安定マルチバイブレータと、他の分
路の投入信号全入力する第２のＯＲゲートと、１杉第２
のＯＲゲートの出力信号および一ト記単安定マルチバイ
グレータの出力信号を入力し、かつその論理積を第１の
ＯＲゲートに入力する第１のＡＮＤゲートと、第２．第
３の分路の投入信号およびその分路の投入可能時に発生
する同期信号を入力する＠２、第３のＡＮＤゲートと、
上記第２および第３のＡＮＤゲートの出力を入力し、そ
の論理積を単安定マルチのす七ット端子に入力する第３
のＯＲゲートからなｐ１分路切換時に電流を切れ目なく
制御することを特徴とするフリッカ−補償装置５゜
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194550A JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194550A JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087629A true JPS6087629A (ja) | 1985-05-17 |
| JPH0320977B2 JPH0320977B2 (ja) | 1991-03-20 |
Family
ID=16326397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194550A Granted JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272550A (ja) * | 2006-03-31 | 2007-10-18 | Nichicon Corp | 電圧変動補償装置 |
-
1983
- 1983-10-17 JP JP58194550A patent/JPS6087629A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007272550A (ja) * | 2006-03-31 | 2007-10-18 | Nichicon Corp | 電圧変動補償装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0320977B2 (ja) | 1991-03-20 |
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