JPH0320977B2 - - Google Patents
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- JPH0320977B2 JPH0320977B2 JP58194550A JP19455083A JPH0320977B2 JP H0320977 B2 JPH0320977 B2 JP H0320977B2 JP 58194550 A JP58194550 A JP 58194550A JP 19455083 A JP19455083 A JP 19455083A JP H0320977 B2 JPH0320977 B2 JP H0320977B2
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Links
- 238000001514 detection method Methods 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 230000001960 triggered effect Effects 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims 3
- 238000010586 diagram Methods 0.000 description 7
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E40/00—Technologies for an efficient electrical power generation, transmission or distribution
- Y02E40/30—Reactive power compensation
Landscapes
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Electrical Variables (AREA)
Description
【発明の詳細な説明】
本発明はフリツカー発生負荷を有する回路にお
いて、負荷と並列に接続したフリツカー補償装置
に関するものである。
いて、負荷と並列に接続したフリツカー補償装置
に関するものである。
従来例のフリツカー補償装置の回路構成を第１
図に示す。１ａ，１ｂ，１ｃは進相用コンデン
サ、２ａ，２ｂ，２ｃは直列リアクトル、３ａ，
３ｂ，３ｃ，４ａ，４ｂ，４ｃはサイリスタで逆
並列に接続され、開閉制御を行う。
図に示す。１ａ，１ｂ，１ｃは進相用コンデン
サ、２ａ，２ｂ，２ｃは直列リアクトル、３ａ，
３ｂ，３ｃ，４ａ，４ｂ，４ｃはサイリスタで逆
並列に接続され、開閉制御を行う。
１ａ，２ａ，３ａ，４ａをNo.１分路とし、同様
な構成で、１ｂ，２ｂ，３ｂ，４ｂ，１ｃ，２
ｃ，３ｃ，４ｃにてNo.２、No.３分路となり、各々
の容量は１：２：４の比として、各分路の組合せ
により７段制御を行うものであり、その制御は負
荷７の電流を変流器（CT）６より電流積分回路
１０に導かれる。計器用変圧器（PT）５と、移
相回路１２とタイミング回路１３よりサンプリン
グ回路１１にパルス信号を送出し、検出回路１４
である値を保持し、投入分路選択用の選択回路１
５より投入指令を送出し、ゲート回路１８ａ，１
８ｂ，１８ｃで受ける。１０は電流積分回路であ
る。サイリスタ端子電圧が0V付近にてパルス信
号を送出する同期検出回路１６ａ，１６ｂ，１６
ｃからの信号もゲート回路１８ａ，１８ｂ，１８
ｃで受け、他の過電流検出回路１７ａ，１７ｂ，
１７ｃの信号の論理積が成立したときのみゲート
回路より信号を送出し、ゲートアンプ１９ａ，１
９ｂ，１９ｃよりのサイリスタトリガーし、各進
相電流を流し、電圧降下を補償する。
な構成で、１ｂ，２ｂ，３ｂ，４ｂ，１ｃ，２
ｃ，３ｃ，４ｃにてNo.２、No.３分路となり、各々
の容量は１：２：４の比として、各分路の組合せ
により７段制御を行うものであり、その制御は負
荷７の電流を変流器（CT）６より電流積分回路
１０に導かれる。計器用変圧器（PT）５と、移
相回路１２とタイミング回路１３よりサンプリン
グ回路１１にパルス信号を送出し、検出回路１４
である値を保持し、投入分路選択用の選択回路１
５より投入指令を送出し、ゲート回路１８ａ，１
８ｂ，１８ｃで受ける。１０は電流積分回路であ
る。サイリスタ端子電圧が0V付近にてパルス信
号を送出する同期検出回路１６ａ，１６ｂ，１６
ｃからの信号もゲート回路１８ａ，１８ｂ，１８
ｃで受け、他の過電流検出回路１７ａ，１７ｂ，
１７ｃの信号の論理積が成立したときのみゲート
回路より信号を送出し、ゲートアンプ１９ａ，１
９ｂ，１９ｃよりのサイリスタトリガーし、各進
相電流を流し、電圧降下を補償する。
次に従来例の動作を第２図により説明する。
制御部では応答遅れはないものと仮定し、コン
デンサ１ａ，１ｂ，１ｃの充電電圧は−√２Ｅ(V)
となる。このとき、 負荷電流（図中）により検出回路１４より投
入信号を選択回路１５に送出するが、進相用コ
ンデンサ（以下SCという）充電電圧の極性によ
り半サイクル遅れの図中点にてNo.１分路がON
する。
デンサ１ａ，１ｂ，１ｃの充電電圧は−√２Ｅ(V)
となる。このとき、 負荷電流（図中）により検出回路１４より投
入信号を選択回路１５に送出するが、進相用コ
ンデンサ（以下SCという）充電電圧の極性によ
り半サイクル遅れの図中点にてNo.１分路がON
する。
また負荷電流が図中点にて増加し、No.１分路
よりNo.２分路に投入信号が切り換わつたとき、No.
１分路はOFFするが、No.２分路はSC充電電圧の
極性のため、半サイクル遅れにてONする。この
ためにSC電流は半サイクル間なしとなり、切れ
目発生の欠点を有していた。
よりNo.２分路に投入信号が切り換わつたとき、No.
１分路はOFFするが、No.２分路はSC充電電圧の
極性のため、半サイクル遅れにてONする。この
ためにSC電流は半サイクル間なしとなり、切れ
目発生の欠点を有していた。
図中点で負荷電流がOFFすると、SC電流も
OFFできるため、電圧変動としては２回の電圧
降下を有することになる。
OFFできるため、電圧変動としては２回の電圧
降下を有することになる。
このように両サイリスタ方式においても、SC
充電電圧の極性により投入時に応答遅れを有し、
また充電の極性によつては応答遅れなしにするこ
とも可能であるが、分路切り換わり時に切れ目が
発生する欠点を有していた。
充電電圧の極性により投入時に応答遅れを有し、
また充電の極性によつては応答遅れなしにするこ
とも可能であるが、分路切り換わり時に切れ目が
発生する欠点を有していた。
これは負荷電流検出後適正容量を選択し、各分
路に投入指令を送出するのみで、切り換え時に他
分路の投入状況を判定せずに投入指令を切り換え
るために、切れ目発生が起るものである。
路に投入指令を送出するのみで、切り換え時に他
分路の投入状況を判定せずに投入指令を切り換え
るために、切れ目発生が起るものである。
このために応答遅れが小さくなつても、切れ目
発生によりフリツカー改善効果があまり向上しな
い欠点があつた。
発生によりフリツカー改善効果があまり向上しな
い欠点があつた。
本発明は両サイリスタ方式の投入分路の切り換
わり時に発生する電流の切れ目の欠点をなくすた
めに、投入分路切り換わり時に、切り換わり後そ
の分路の投入可否を判定してから次段への投入信
号を切り換えることにより、切れ目発生の欠点を
なくし、フリツカー改善効果の高いフリツカー補
償装置を提供するものである。
わり時に発生する電流の切れ目の欠点をなくすた
めに、投入分路切り換わり時に、切り換わり後そ
の分路の投入可否を判定してから次段への投入信
号を切り換えることにより、切れ目発生の欠点を
なくし、フリツカー改善効果の高いフリツカー補
償装置を提供するものである。
以下、本発明のフリツカー補償装置を第３図〜
第５図に示す実施例により説明する。
第５図に示す実施例により説明する。
第３図はフリツカー補償装置の回路説明図で、
１ａ，２ａ，３ａは進相用コンデンサ、２ａ，２
ｂ，２ｃは直列リアクトル、３ａ，３ｂ，３ｃ，
４ａ，４ｂ，４ｃはサイリスタで逆並列接続され
ている。
１ａ，２ａ，３ａは進相用コンデンサ、２ａ，２
ｂ，２ｃは直列リアクトル、３ａ，３ｂ，３ｃ，
４ａ，４ｂ，４ｃはサイリスタで逆並列接続され
ている。
さらにコンデンサ投入時に過渡現象を起こさせ
ないために、サイリスタ両端電圧が0V付近にて
パルス信号を発生する同期検出回路１６ａ，１６
ｂ，１６ｃが各サイリスタ３ａ，４ａ，３ｂ，４
ｂ，３ｃ，４ｃに各々接続されている。
ないために、サイリスタ両端電圧が0V付近にて
パルス信号を発生する同期検出回路１６ａ，１６
ｂ，１６ｃが各サイリスタ３ａ，４ａ，３ｂ，４
ｂ，３ｃ，４ｃに各々接続されている。
この１ａ，２ａ，３ａ，４ａをNo.１分路とし、
これと同一構成で他に２分路１ｂ，２ｂ，３ｂ，
４ｂ，１ｃ，２ｃ，３ｃ，４ｃを有し、各々No.２
分路、No.３分路とする。各々の容量は１：２：４
の比とし、各分路の組合せにより７段階の容量が
得られる。
これと同一構成で他に２分路１ｂ，２ｂ，３ｂ，
４ｂ，１ｃ，２ｃ，３ｃ，４ｃを有し、各々No.２
分路、No.３分路とする。各々の容量は１：２：４
の比とし、各分路の組合せにより７段階の容量が
得られる。
制御部として負荷７の電流を変流器（CT）６
にて検出し、電流積分回路１０、サンプリング回
路１１にて直流電圧に変換する。また計器用変圧
器（PT）５と移相回路１２とタイミング回路１
３よりサンプリング回路１１への投入信号によ
り、検出回路１４に検出値を保持させ、選択回路
１５により投入分路が選択され信号を送出し、判
定回路２０ａ，２０ｂ，２０ｃへ送られる。判定
回路２０ａ，２０ｂ，２０ｃはその分路以外の同
期検出回路１６ａ，１６ｂ，１６ｃから信号を受
けており、投入段切り換わり時に他分路の投入可
否を判定させている。判定回路２０ａ，２０ｂ，
２０ｃよりゲート回路１８ａ，１８ｂ，１８ｃへ
投入信号が送られ、その分路の同期検出回路１６
ａ，１６ｂ，１６ｃからの信号もゲート回路１８
ａ，１８ｂ，１８ｃに送られる。また過電流検出
回路１７ａ，１７ｂ，１７ｃの信号もゲート回路
１８ａ，１８ｂ，１８ｃに送られる。
にて検出し、電流積分回路１０、サンプリング回
路１１にて直流電圧に変換する。また計器用変圧
器（PT）５と移相回路１２とタイミング回路１
３よりサンプリング回路１１への投入信号によ
り、検出回路１４に検出値を保持させ、選択回路
１５により投入分路が選択され信号を送出し、判
定回路２０ａ，２０ｂ，２０ｃへ送られる。判定
回路２０ａ，２０ｂ，２０ｃはその分路以外の同
期検出回路１６ａ，１６ｂ，１６ｃから信号を受
けており、投入段切り換わり時に他分路の投入可
否を判定させている。判定回路２０ａ，２０ｂ，
２０ｃよりゲート回路１８ａ，１８ｂ，１８ｃへ
投入信号が送られ、その分路の同期検出回路１６
ａ，１６ｂ，１６ｃからの信号もゲート回路１８
ａ，１８ｂ，１８ｃに送られる。また過電流検出
回路１７ａ，１７ｂ，１７ｃの信号もゲート回路
１８ａ，１８ｂ，１８ｃに送られる。
ゲート回路１８ａ，１８ｂ，１８ｃでは投入信
号、同期検出回路１６ａ，１６ｂ，１６ｃの信号
などの論理積が成立したとき、ゲートアンプ１９
ａ，１９ｂ，１９ｃに投入信号として送られ、サ
イリスタをトリガーする。
号、同期検出回路１６ａ，１６ｂ，１６ｃの信号
などの論理積が成立したとき、ゲートアンプ１９
ａ，１９ｂ，１９ｃに投入信号として送られ、サ
イリスタをトリガーする。
次にNo.１分路の判定回路２０ａの具体的な回路
例を第４図により説明する。
例を第４図により説明する。
No.１分路の投入信号は、第１のORゲート２１
の入力側と、単安定マルチバイブレータ２２のト
リガー入力側へ各々入力される。第２のORゲー
ト２３には、No.１分路以外の全ての投入信号が入
力される。
の入力側と、単安定マルチバイブレータ２２のト
リガー入力側へ各々入力される。第２のORゲー
ト２３には、No.１分路以外の全ての投入信号が入
力される。
また第２のANDゲート２４ａには、No.２分路
の投入信号と同期信号Ｄ２が入力される。
の投入信号と同期信号Ｄ２が入力される。
また第３のANDゲート２４ｂには、No.３分路
の投入信号と同期信号Ｄ３が入力される。
の投入信号と同期信号Ｄ３が入力される。
第２、第３のANDゲート２４ａ，２４ｂの出
力は、第３のORゲート２５に入力され、ORゲ
ート２５の出力は、単安定マルチバイブレータ２
２のリセツト端子に接続される。
力は、第３のORゲート２５に入力され、ORゲ
ート２５の出力は、単安定マルチバイブレータ２
２のリセツト端子に接続される。
また第２のORゲート２３の出力と単安定マル
チバイブレータ２２の出力が第１のANDゲート
２６に入力され、その出力は第１のORゲート２
１に入力され、第１のORゲート２１の出力が判
定回路２０ａの出力となる。
チバイブレータ２２の出力が第１のANDゲート
２６に入力され、その出力は第１のORゲート２
１に入力され、第１のORゲート２１の出力が判
定回路２０ａの出力となる。
なお、単安定マルチバイブレータ２２の代りに
フリツプフロツプを使用しても同様な機能を出せ
る。
フリツプフロツプを使用しても同様な機能を出せ
る。
第４図中、Ｓ１はNo.１分路の投入信号、Ｓ２は
No.２の投入信号、Ｓ３はNo.３分路の投入信号、Ｄ
２はNo.２分路の同期信号、No.３分路の同期信号、
SS１は第４図の出力信号である。
No.２の投入信号、Ｓ３はNo.３分路の投入信号、Ｄ
２はNo.２分路の同期信号、No.３分路の同期信号、
SS１は第４図の出力信号である。
また、、…は後述する第５図における
それぞれＡ，Ｂ，Ｃ…Ｈに示す波形が現われるラ
インである。
それぞれＡ，Ｂ，Ｃ…Ｈに示す波形が現われるラ
インである。
次に動作原理を、第５図により説明する。
例えば、No.１分路の投入信号Ｓ１が第５図Ａの
ごとくONからOFFになり、No.２分路へ投入信号
Ｓ２に切り換わつた場合、単安定マルチバイブレ
ーター２２ををトリガーし、第５図Ｆのごとく出
力をLOWよりHIGHに切り換わり、第１のAND
ゲート２６へ入力する。このとき、No.２分路の投
入信号Ｓ２は、第５図ＢのごとくHIGHとなつて
おり、第２のORゲート２３より第１のANDゲー
ト２６へ入力されているため、第１のANDゲー
ト２６は論理積が成立し、出力は第５図Ｇのごと
くHIGHに切り換わり第１のORゲート２１に入
力するため、No.１分路の出力は第５図Ｈのごとく
投入信号を継続し、第５図ａのNo.１分路における
コンデンサ電流ic1は、点線部も通電される。
ごとくONからOFFになり、No.２分路へ投入信号
Ｓ２に切り換わつた場合、単安定マルチバイブレ
ーター２２ををトリガーし、第５図Ｆのごとく出
力をLOWよりHIGHに切り換わり、第１のAND
ゲート２６へ入力する。このとき、No.２分路の投
入信号Ｓ２は、第５図ＢのごとくHIGHとなつて
おり、第２のORゲート２３より第１のANDゲー
ト２６へ入力されているため、第１のANDゲー
ト２６は論理積が成立し、出力は第５図Ｇのごと
くHIGHに切り換わり第１のORゲート２１に入
力するため、No.１分路の出力は第５図Ｈのごとく
投入信号を継続し、第５図ａのNo.１分路における
コンデンサ電流ic1は、点線部も通電される。
No.２分路のコンデンサ充電電圧Vc2が第５図ｂ
のごとく負の場合、電源電圧Ｅの負のピークにて
同期信号は出力し、第５図Ｄのごとくパルスを出
力しており、投入信号が切り換わつた時点では同
期信号がないため、No.２分路は投入不可の状態に
ある。
のごとく負の場合、電源電圧Ｅの負のピークにて
同期信号は出力し、第５図Ｄのごとくパルスを出
力しており、投入信号が切り換わつた時点では同
期信号がないため、No.２分路は投入不可の状態に
ある。
このため次の半サイクル後に同期信号を出力さ
れると、第２のANDゲート２４ａは第５図Ｂ，
Ｄのごとく投入信号Ｓ２と同期信号Ｄ２により論
理積が成立し、第５図Ｅのごとく出力をHIGHと
し、第３のORゲート２５を通して単安定マルチ
バイブレータ２２のリセツト信号となり、第５図
ＦのごとくLOWに変化し、さらに第１のANDゲ
ート２６は不成立となり、第５図Ｇのごとく
LOWとなり、No.１分路の投入信号は第５図Ｈの
ごとくLOWになり、No.１分路はOFFする。
れると、第２のANDゲート２４ａは第５図Ｂ，
Ｄのごとく投入信号Ｓ２と同期信号Ｄ２により論
理積が成立し、第５図Ｅのごとく出力をHIGHと
し、第３のORゲート２５を通して単安定マルチ
バイブレータ２２のリセツト信号となり、第５図
ＦのごとくLOWに変化し、さらに第１のANDゲ
ート２６は不成立となり、第５図Ｇのごとく
LOWとなり、No.１分路の投入信号は第５図Ｈの
ごとくLOWになり、No.１分路はOFFする。
またこのときNo.２分路では投入信号と同期信号
によりANDゲートの論理積が成立し、No.２分路
はONする。
によりANDゲートの論理積が成立し、No.２分路
はONする。
これによりNo.１分路の電流ic1は、半サイクル
余分に通電できたことにより、No.１分路からNo.２
分路の電流ic2に切れ目なしで通電され、第５図
ｄの合成電流（ic1＋ic2）のごとくとなる。
余分に通電できたことにより、No.１分路からNo.２
分路の電流ic2に切れ目なしで通電され、第５図
ｄの合成電流（ic1＋ic2）のごとくとなる。
以上のごとく、No.１分路の判定回路について説
明したが、No.２分路、No.３分路においも同様の構
成で同様の動作となる。この場合第４図部はそ
れぞれ自分の分路の投入信号が入力され、同期信
号は他の分路の信号が入力される。
明したが、No.２分路、No.３分路においも同様の構
成で同様の動作となる。この場合第４図部はそ
れぞれ自分の分路の投入信号が入力され、同期信
号は他の分路の信号が入力される。
これによりNo.１分路からNo.２分路への切り換わ
りと、同様にNo.１分路からNo.３分路へ、No.２分路
からNo.１分路へ、No.２分路からNo.３分路へ等々に
ついても動作できる。
りと、同様にNo.１分路からNo.３分路へ、No.２分路
からNo.１分路へ、No.２分路からNo.３分路へ等々に
ついても動作できる。
なお、開閉部に逆並列サイリスタを使用してい
るが、同等の機能を有するトライアツクなども使
用できる。
るが、同等の機能を有するトライアツクなども使
用できる。
このように本発明により、負荷通電中に容量が
頻繁に変化する負荷や溶接機が多数あり、通電中
に各種重なり電流のため、容量切り換わりが激し
い場合でも、各分路電流はスムーズに切り換わり
フリツカー改善効果が高く、工業的ならびに実用
的価値の大なるものである。
頻繁に変化する負荷や溶接機が多数あり、通電中
に各種重なり電流のため、容量切り換わりが激し
い場合でも、各分路電流はスムーズに切り換わり
フリツカー改善効果が高く、工業的ならびに実用
的価値の大なるものである。
第１図は従来のフリツカー補償装置の回路ブロ
ツクダイヤグラム、第２図は同従来のフリツカー
補償装置の各部の波形図、第３図は本発明のフリ
ツカー補償装置の一実施例のブロツクダイヤグラ
ム、第４図は同本発明のフリツカー補償装置の論
理ゲート回路図、第５図は同本発明のフリツカー
補償装置の各部の波形図である。 １ａ，１ｂ，１ｃ：進相用コンデンサ、２ａ，
２ｂ，２ｃ：直列リアクトル、３ａ，３ｂ，３
ｃ，４ａ，４ｂ，４ｃ：サイリスタ、１５：選択
回路、１６ａ，１６ｂ，１６ｃ：同期検出回路、
１８ａ，１８ｂ，１８ｃ：ゲート回路、２０ａ，
２０ｂ，２０ｃ：判定回路、２１：第１のORゲ
ート、２２：単安定マルチバイブレータ、２３：
第２のORゲート、２４ａ：第２のANDゲート、
２４ｂ：第３のANDゲート、２５：第３のORゲ
ート、２６：第１のANDゲート。
ツクダイヤグラム、第２図は同従来のフリツカー
補償装置の各部の波形図、第３図は本発明のフリ
ツカー補償装置の一実施例のブロツクダイヤグラ
ム、第４図は同本発明のフリツカー補償装置の論
理ゲート回路図、第５図は同本発明のフリツカー
補償装置の各部の波形図である。 １ａ，１ｂ，１ｃ：進相用コンデンサ、２ａ，
２ｂ，２ｃ：直列リアクトル、３ａ，３ｂ，３
ｃ，４ａ，４ｂ，４ｃ：サイリスタ、１５：選択
回路、１６ａ，１６ｂ，１６ｃ：同期検出回路、
１８ａ，１８ｂ，１８ｃ：ゲート回路、２０ａ，
２０ｂ，２０ｃ：判定回路、２１：第１のORゲ
ート、２２：単安定マルチバイブレータ、２３：
第２のORゲート、２４ａ：第２のANDゲート、
２４ｂ：第３のANDゲート、２５：第３のORゲ
ート、２６：第１のANDゲート。
Claims (1)
- 【特許請求の範囲】 １ 進相用コンデンサ、直列リアクトルおよび半
導体スイツチにより構成された分路を負荷と並列
に複数群設け、各半導体スイツチの両端子電圧が
0V付近にてパルス信号を発生する同期検出回路
と、負荷容量を検出して投入分路を選択し、投入
信号を送出する選択回路と、投入された分路以外
の他の分路の信号を上記同期検出回路から受ける
とともに、投入分路がある分路から他の分路に変
換されたとき、他の分路の同期パルスが発生する
まで継続してある分路の投入信号を保持する判定
回路と、該判定回路および同期検出回路からの信
号を受けて半導体スイツチにゲート信号を送出す
るゲート回路とを備えたフリツカー補償装置にお
いて、上記判定回路は、 第１の分路の投入信号を入力する第１のORゲ
ートと、該投入信号がトリガー入力され、投入信
号がOFF時のみ作動する単安定マルチバイブレ
ータと、他の分路の投入信号を入力する第２の
ORゲートと、該第２のORゲートの出力信号お
よび上記単安定マルチバイブレータの出力信号を
入力し、かつその論理積を第１のORゲートに入
力する第１のANDゲートと、第２、第３の分路
の投入信号およびその分路の投入可能時に発生す
る同期信号を入力する第２、第３のANDゲート
と、上記第２および第３のANDゲートの出力を
入力し、その論理積を単安定マルチのリセツト端
子に入力する第３のORゲートからなり、分路切
換時に電流を切れ目なく制御することを特徴とす
るフリツカー補償装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194550A JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58194550A JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087629A JPS6087629A (ja) | 1985-05-17 |
| JPH0320977B2 true JPH0320977B2 (ja) | 1991-03-20 |
Family
ID=16326397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58194550A Granted JPS6087629A (ja) | 1983-10-17 | 1983-10-17 | フリツカ−補償装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087629A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4676369B2 (ja) * | 2006-03-31 | 2011-04-27 | ニチコン株式会社 | 電圧変動補償装置 |
-
1983
- 1983-10-17 JP JP58194550A patent/JPS6087629A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6087629A (ja) | 1985-05-17 |
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