JPS6089263A - メモリ内容保護方式 - Google Patents
メモリ内容保護方式Info
- Publication number
- JPS6089263A JPS6089263A JP58195736A JP19573683A JPS6089263A JP S6089263 A JPS6089263 A JP S6089263A JP 58195736 A JP58195736 A JP 58195736A JP 19573683 A JP19573683 A JP 19573683A JP S6089263 A JPS6089263 A JP S6089263A
- Authority
- JP
- Japan
- Prior art keywords
- data
- rom
- conversion rule
- control circuit
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の分野〕
本発明はメモリ内容保護方式に門し、特にり−ドオンリ
メモリ（以下。ＲＯＭと称す）に格納されて（・るデー
タの機密保障方式に関するものである。
メモリ（以下。ＲＯＭと称す）に格納されて（・るデー
タの機密保障方式に関するものである。
コンビ二一夕等のデータ処理装置においては、プログラ
ム等を予め格納しておくＲＯＭか用いられているが、こ
のＲＯＭチップ又は几ＯＭ回路ボートを装置から取りは
ずして汎用的テスタを用（・てこのＲ−０λ４内のアド
レスに対応するデータを読取ることが可能である。従っ
て、悪意を有１−る人に対してＲＯＭの有する情報を４
１−効ｅ（保胆〕ることが不可能となっており、有効７
１メモリ内容の核密保護方式が要求される。
ム等を予め格納しておくＲＯＭか用いられているが、こ
のＲＯＭチップ又は几ＯＭ回路ボートを装置から取りは
ずして汎用的テスタを用（・てこのＲ−０λ４内のアド
レスに対応するデータを読取ることが可能である。従っ
て、悪意を有１−る人に対してＲＯＭの有する情報を４
１−効ｅ（保胆〕ることが不可能となっており、有効７
１メモリ内容の核密保護方式が要求される。
そこで、本発明はか〜る要求にＢみなされたものであっ
て、その目的とするところはＲＯＭラーップそのものた
り一″′Ｔ：は細管有効なＩｆ １９を読取ることがで
きな（・メモリ内容程腹方式髪提供櫨ることにある。
て、その目的とするところはＲＯＭラーップそのものた
り一″′Ｔ：は細管有効なＩｆ １９を読取ることがで
きな（・メモリ内容程腹方式髪提供櫨ることにある。
本発明によるメ七り内容保険方式は、データをＲＯＭの
各７ドレスへ夫々格納うるに詐し、当該データとこのデ
ータに夫々対応するアドレスとのうち少くとも一方を予
め定められた変換ルールに従って変換して格納処理し、
データ読出しに際して当該所定変換ルールを用いてデー
タ読出しをなすようにしたことを特徴としている。
各７ドレスへ夫々格納うるに詐し、当該データとこのデ
ータに夫々対応するアドレスとのうち少くとも一方を予
め定められた変換ルールに従って変換して格納処理し、
データ読出しに際して当該所定変換ルールを用いてデー
タ読出しをなすようにしたことを特徴としている。
以下に本発明につ（・て図面を用いて説明する。
第１図は本発明の一実施例のブロック図であり、ＲＯＭ
に格納すべきデータとこのデータが格納されるべき各ア
ドレスとの両者を所定変換ルールに従って予め変換して
格納処理するようにした例であり、変換機のプログラム
蓄積制御装置に適用した場合のブロック図である。
に格納すべきデータとこのデータが格納されるべき各ア
ドレスとの両者を所定変換ルールに従って予め変換して
格納処理するようにした例であり、変換機のプログラム
蓄積制御装置に適用した場合のブロック図である。
中央制御回路１とＲＯＭ制御回路２との間にはバス接続
回路３が設けられており、このバス接続回路３は、中央
制御回路ｌからのアドレスバス４とＲＯＭ制御回路５へ
のアドレスバスとを互（・に接続するエクスクル−シブ
オア回路３１と、ＲＯＭ制御回路２からのデータバス６
と中央制御回路１へのデータバス７とを互（・に接続す
るエクスクル−シブオア回路３２と、更には変換ルール
受信回路３３とからなっている。
回路３が設けられており、このバス接続回路３は、中央
制御回路ｌからのアドレスバス４とＲＯＭ制御回路５へ
のアドレスバスとを互（・に接続するエクスクル−シブ
オア回路３１と、ＲＯＭ制御回路２からのデータバス６
と中央制御回路１へのデータバス７とを互（・に接続す
るエクスクル−シブオア回路３２と、更には変換ルール
受信回路３３とからなっている。
この変換ルール受信回路３３は、中央制御回路１からア
ドレスバス４とデータバス７とに夫々送出される変換ル
ールデータを受信して、各エクスクル−シブオア回路３
１．３２へ変換ルール指示バス８，９を夫々介して当該
変換ルールに従った従示を送出するものである。
ドレスバス４とデータバス７とに夫々送出される変換ル
ールデータを受信して、各エクスクル−シブオア回路３
１．３２へ変換ルール指示バス８，９を夫々介して当該
変換ルールに従った従示を送出するものである。
、ＲＯＭ制御回路２内のＲＯＭには、データ格納の際に
予め定められた所定変換ルールに従って変換されたデー
タが、夫々対応するアドレスに格納されており、更に当
該アドレスも所定変換ルールに従って変換処理されてい
るものとする。例えばアドレス値とデータ値とは、各々
のビット毎に正論理及び負論理が所定ルールをもって夫
々対応づけられるているものとする。従って、ハード的
にＲＯＭ制御回路２のアドレス値とデータ値とを読。
予め定められた所定変換ルールに従って変換されたデー
タが、夫々対応するアドレスに格納されており、更に当
該アドレスも所定変換ルールに従って変換処理されてい
るものとする。例えばアドレス値とデータ値とは、各々
のビット毎に正論理及び負論理が所定ルールをもって夫
々対応づけられるているものとする。従って、ハード的
にＲＯＭ制御回路２のアドレス値とデータ値とを読。
取っても有効な情報とは力ら力いのである。
稼動状態では、中央制御回路１よりバス接続回路３に対
して装置アドレスバス４及び装置データバス７を介して
アドレスとデータとの各変換ルールを伝送する。バス接
続回路３内の変換ルール受信回路３３は当該変換ルール
をビット列として記憶する。
して装置アドレスバス４及び装置データバス７を介して
アドレスとデータとの各変換ルールを伝送する。バス接
続回路３内の変換ルール受信回路３３は当該変換ルール
をビット列として記憶する。
以後、中央制御回路１からＲＯＭ制御回路２ヘアクセス
がなされると、装置アドレスバス４のアドレス値は、変
換ルール受信回路３３に記憶されているビット列情報が
変換ルール指示バス８を介して伝えられたエクスクル−
シブオア回路３１により、ＲＯＭ制御回路２のアドレス
値の各ピットと対応して正及び負論理に夫々変換される
ことになる。
がなされると、装置アドレスバス４のアドレス値は、変
換ルール受信回路３３に記憶されているビット列情報が
変換ルール指示バス８を介して伝えられたエクスクル−
シブオア回路３１により、ＲＯＭ制御回路２のアドレス
値の各ピットと対応して正及び負論理に夫々変換される
ことになる。
ＲＯＭ制御回路２からのＲＯＭデータバス６を介して読
出されたＲＯＭデータ値は、変換ルール受信回路３３に
記憶されているビット列情報が変換ルール指示バス９を
介して伝えられたエクスクル−シブオア回路３２により
、ＲＯＭ制御回路２のデータ値の各ビットと対応して正
及び負論理に夫々変換されることになる。
出されたＲＯＭデータ値は、変換ルール受信回路３３に
記憶されているビット列情報が変換ルール指示バス９を
介して伝えられたエクスクル−シブオア回路３２により
、ＲＯＭ制御回路２のデータ値の各ビットと対応して正
及び負論理に夫々変換されることになる。
第２図は本発明の他の実施例のブロック図であり、ＲＯ
Ｍに格納すべきデータのアドレスのみを所定変換ルール
に従って予め変換して当該データを格納処理するように
したものであって、データ値については伺等変換処理を
施さないで格納するようにしている１１本例でも第１図
と同様に、交換機のプログラム蓄積制御装置に適用した
場合のブロック図であり、第１図と同等部分は同−杓号
により示されている。
Ｍに格納すべきデータのアドレスのみを所定変換ルール
に従って予め変換して当該データを格納処理するように
したものであって、データ値については伺等変換処理を
施さないで格納するようにしている１１本例でも第１図
と同様に、交換機のプログラム蓄積制御装置に適用した
場合のブロック図であり、第１図と同等部分は同−杓号
により示されている。
本例においても、中央制御回路１とＲＯＭ制御回路２と
の間にバス接結回路３が設けられ”Ｃいるが、この回路
３は４チヤンネルデ一タセレクト回路３４〜３７と、ア
ドレス変換ルール送受信回路３８とからなっている。中
央制御回路１からのアドレスｆＩＭ４１〜４４は夫々セ
レクト回路３４〜３７の各入力となっており、各セレク
ト回路３４〜３７の名選択線５１〜５４がＲＯＭ制御回
路２０４チヤンネルアドレス線となっている。そして、
アドレス変換ルール送受信回路３８による変換ルールデ
ータが指示バス１０を介して各セレクト回路３４〜３７
のセレクト制御入力となる。尚、１１は中央制御回路１
．ＲＯＭ制御回路２．アドレス変換ルール送受信口１！
Ｊ３８の間のデータ送受をなすデータバスである。
の間にバス接結回路３が設けられ”Ｃいるが、この回路
３は４チヤンネルデ一タセレクト回路３４〜３７と、ア
ドレス変換ルール送受信回路３８とからなっている。中
央制御回路１からのアドレスｆＩＭ４１〜４４は夫々セ
レクト回路３４〜３７の各入力となっており、各セレク
ト回路３４〜３７の名選択線５１〜５４がＲＯＭ制御回
路２０４チヤンネルアドレス線となっている。そして、
アドレス変換ルール送受信回路３８による変換ルールデ
ータが指示バス１０を介して各セレクト回路３４〜３７
のセレクト制御入力となる。尚、１１は中央制御回路１
．ＲＯＭ制御回路２．アドレス変換ルール送受信口１！
Ｊ３８の間のデータ送受をなすデータバスである。
ＲＯＭ制御回路２内のＲ，０ＩＶＩには、データが各対
応アドレスに夫々格納され１いるか、この場合各アドレ
スが予め定められた変換ルールに従って変換されて格納
処理されているものとする。例えば、４ビツトアドレス
であれはこの４ビツトの配列を所定変換ルールに従って
変換しであるものとする。
応アドレスに夫々格納され１いるか、この場合各アドレ
スが予め定められた変換ルールに従って変換されて格納
処理されているものとする。例えば、４ビツトアドレス
であれはこの４ビツトの配列を所定変換ルールに従って
変換しであるものとする。
稼Ｎ１１状態において、装置の初期設足直後に、中央制
御回路Ｊはバス接続回路３内のアドレス変換ルール送受
信回路３８より乱数値全読取り、この読取った乱数値荀
用（・て変換ルールをコード化し、アドレス変換ルール
送受信回路３８へ送り返す。
御回路Ｊはバス接続回路３内のアドレス変換ルール送受
信回路３８より乱数値全読取り、この読取った乱数値荀
用（・て変換ルールをコード化し、アドレス変換ルール
送受信回路３８へ送り返す。
このアドレス変換ルール送受信回路３８は送り返されて
きた変換ルールを直前に送出した乱数値を用（・てデコ
ード化して記憶する。
きた変換ルールを直前に送出した乱数値を用（・てデコ
ード化して記憶する。
アドレス変換ルール送受信回路３８は記憶した変換ルー
ルを変換ルール指示バス１０を介して各セレクト回１８
３４〜３７へ送出指示する。各七しクト回路３４〜３７
は指示された通りのチャンネル選択動作を行って装置ア
ドレス線４１〜４４とＥ、０Ｍアドレス、＠５１〜５４
と夫々対応づけられることになる。よって、稼重１１状
態にカ（・装置からｈ、装置アドレス線とＲＯＭアドレ
ス線との対応を知ることはでき橙（・ので、ＲＯＭ制御
回路２からは有効な情報を導出し得な（・のである。
ルを変換ルール指示バス１０を介して各セレクト回１８
３４〜３７へ送出指示する。各七しクト回路３４〜３７
は指示された通りのチャンネル選択動作を行って装置ア
ドレス線４１〜４４とＥ、０Ｍアドレス、＠５１〜５４
と夫々対応づけられることになる。よって、稼重１１状
態にカ（・装置からｈ、装置アドレス線とＲＯＭアドレ
ス線との対応を知ることはでき橙（・ので、ＲＯＭ制御
回路２からは有効な情報を導出し得な（・のである。
本発明によれば、ＲＯＭへのデータ格納に際しデータ又
は（及び）アドレスを予め定められた変換ルールをもっ
て変換処理しておくことにより、￥際の装Ｆ稼動時には
この合せルールに従ってデータ又は（及び）アドレスを
変換してデータを読出すようにしているので、装置が行
動状態に力ければｌ（、ＯＭ情報を読取ることはでき々
（・。その結果、ｉ（、ＯＭ情報の有効な機密保護が可
能とガる。
は（及び）アドレスを予め定められた変換ルールをもっ
て変換処理しておくことにより、￥際の装Ｆ稼動時には
この合せルールに従ってデータ又は（及び）アドレスを
変換してデータを読出すようにしているので、装置が行
動状態に力ければｌ（、ＯＭ情報を読取ることはでき々
（・。その結果、ｉ（、ＯＭ情報の有効な機密保護が可
能とガる。
尚、第１図の実施例ではデータとアドレスの両者を変換
処理しているが、いずれか］方の変換処理を行っても良
く、また第２図の例ではデータと７ドレスの両者に対し
変換処理を行うようにしても良い。更に、変換ルールと
して正負論即を各ピット対応して組合せて用いる例や、
ビット内の相互変換以外に種々のルールを用いることが
できる。、
処理しているが、いずれか］方の変換処理を行っても良
く、また第２図の例ではデータと７ドレスの両者に対し
変換処理を行うようにしても良い。更に、変換ルールと
して正負論即を各ピット対応して組合せて用いる例や、
ビット内の相互変換以外に種々のルールを用いることが
できる。、
第１図及び潟２図は本発明の各実施例のブロック図であ
る。 ｌ・・・・・・中央制御回路、２・・・・・・ＲＯＭ制
御回路、３・・・・・・バス接続回路、３３・・・・・
・変換ルール受（Ｕ回路、３８・・・・・・アドレス変
換ルール送受信回路。
る。 ｌ・・・・・・中央制御回路、２・・・・・・ＲＯＭ制
御回路、３・・・・・・バス接続回路、３３・・・・・
・変換ルール受（Ｕ回路、３８・・・・・・アドレス変
換ルール送受信回路。
Claims (1)
- データをリードオンリメモリの各アドレスへ夫々格納す
るに際し、前記データとこのデータに夫々対応する前記
アドレスとのうち少くとも一方を予め定められた所定変
換ルールに従って変換して格納処理し、前記データの読
出しに際しては前記所定変換ルールを用いて前記データ
を読出すようにして々ることを特徴とするメモリ内容保
険方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195736A JPS6089263A (ja) | 1983-10-19 | 1983-10-19 | メモリ内容保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195736A JPS6089263A (ja) | 1983-10-19 | 1983-10-19 | メモリ内容保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089263A true JPS6089263A (ja) | 1985-05-20 |
Family
ID=16346105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195736A Pending JPS6089263A (ja) | 1983-10-19 | 1983-10-19 | メモリ内容保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428685A (en) * | 1992-01-22 | 1995-06-27 | Fujitsu Limited | IC memory card and method of protecting data therein |
-
1983
- 1983-10-19 JP JP58195736A patent/JPS6089263A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5428685A (en) * | 1992-01-22 | 1995-06-27 | Fujitsu Limited | IC memory card and method of protecting data therein |
| WO2004077300A1 (ja) * | 1992-01-22 | 2004-09-10 | Yoshimasa Kadooka | Icメモリカード及びそのデータ保護方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4443846A (en) | Dual port exchange memory between multiple microprocessors | |
| US7092400B2 (en) | Method of transmitting data through a data bus | |
| JPS59139200A (ja) | 固定記憶装置用保護装置 | |
| KR940007669A (ko) | 버스의 데이터전송처리능력(Data throughput)을 향상시키는 버스제어장치 | |
| US20040019748A1 (en) | Memory controller which increases bus bandwidth, data transmission method using the same, and computer system having the same | |
| US20040193833A1 (en) | Physical mode addressing | |
| US5517514A (en) | Parity checking system with reduced usage of I/O pins | |
| KR940024599A (ko) | 데이타 요구방법 및 데이타 처리 시스템 | |
| JPS6089263A (ja) | メモリ内容保護方式 | |
| CA1203917A (en) | Micro computer system | |
| US4531215A (en) | Validity checking arrangement for extended memory mapping of external devices | |
| JPS58168149A (ja) | マイクロプログラム制御装置 | |
| JPH0731666B2 (ja) | プロセッサ間通信方式 | |
| JPH0460260B2 (ja) | ||
| KR890002141Y1 (ko) | 16비트 dma콘트롤러의 32비트 데이타 신호 전송장치 | |
| KR100243185B1 (ko) | 공유 메모리를 통한 프로세서간의 데이터 통신 장치 및 방법 | |
| JPH0344748A (ja) | メモリデータ読出制御方式 | |
| KR940006833B1 (ko) | 공유자원 억세스 요구 제어장치 | |
| JPH0132143Y2 (ja) | ||
| KR940004729B1 (ko) | 8비트 및 16비트 공용의 인터페이스 장치 | |
| JPS61189053A (ja) | デ−タ処理装置におけるデ−タ送受信方法 | |
| JPS62226359A (ja) | 周辺モジユ−ルアクセス方式 | |
| JPS6035694B2 (ja) | 主記憶保護方式 | |
| JPH0444156A (ja) | 転送データ生成装置 | |
| JP4015307B2 (ja) | データ処理装置 |