JPS608952A - プログラム・アナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈発明の技術分野〉 本発明は、コンピュータプログラムの実行軌跡を追跡し
て、機械動作を解析する技術に関連し、殊に本発明は、
被検査プログラムが複数のモジュールを結合して成る場
合、各モジュールの実行軌跡を情報収集するプログラム
・アナライザを提供するものである。

〈発明の背景〉 近年、コンピュムタシステムの動作プログラムは、仕事
内容等に応じて適当な大きさのモジュールに分割し、実
行時、各モジュールを呼出し命令を介し結合して、一連
のものに構造化している。この種構造化プログラムの場
合、システムの出荷に際しては、全てのモジュールが設
計した組合せどおりに実行されるか否かを検査する必要
がある。ところが各モジュールの実行軌跡をデータ的に
確認する方法が未だ確立されておらず、これがシステム
チェックを不完全なものとしている。

〈発明の目的〉 本発明は、複数のモジュールを結合してプログラムが構
成されたものにつき、各モジュールの実行軌跡を追跡し
、検査情報を収集することによって、コンピュータ動作
をデータ的にチェックできる新規なプログラム・アナラ
イザを提供することを目的とする。

〈発明の構成および効果〉 上記目的を達成するため、本発明では、各モジュールに
おける先頭アドレスと、各モジュールの呼出し命令が設
定されたアドレスとを予め登録手段に登録しておき、然
る後プログラムを実行して機械を運転し、各モジュール
につき命令実行されたアドレスをデータとして取り込ん
で登録データとを比較し、両データの一致があったとき
、実行された命令のアドレスをデータ格納手段へ順次格
納して、情報収集することとした。

本発明によれば、データ格納手段よりアドレスデータを
取り出すことにより、各モジュールの実行軌跡を容易に
把握できる。更に読み出したデータに基づき各モジュー
ルの結合構造を示す階層図を作成し、設計時の階層図と
比較することにより、設計どおりに各モジュールが実行
されたか否かを確認でき、コンピュータ動作のデータチ
ェックが可能かつ容易となる等、発明目的を達成した優
れた効果を素する。

〈実施例の説明〉 第１図はコンピュータシステムを採用した機械１（以下
実機という）に本発明のプログラム・アナライザ２を接
続した状況を示す。

実機１は、被検査プログラムが格納されたメモリ３と、
このプログラムを解読実行して入出力機器（図示せず）
の動作を一連に制御する実機ＣＰ　Ｕ　４　（Ｃｅｎｔ
ｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ　）とを含む
。

前記被検査プログラムは複数のモジュールを結合して構
成され、その−例として、第２図に各モジュールの階層
図を示しである。第２図において、各ブロックはモジュ
ールを示し、モジュールＰには３個のモジュールＰ、、
Ｐ２．Ｐ３が結合され、更にモジュールＰ１にはモジュ
ールｐＨが、モジュールＰ２にはモジュールＰ２１　、
Ｐ２２＋Ｐ２３が夫々結合され、更にまたモジュールＰ
２２には２個のモジュールＰ２２””　１．　Ｐ２２−
２が結合されている。前記モジュールＰの先頭アドレス
は、第３図において、Ａで示してあり、同様にモジュー
ルＰ１．Ｐ２．Ｐ３の先頭アドレスはＡ１゜Ａ２．Ａ３
、モジュールＰ１１＋　Ｐ２１　＋　Ｐ２２　＋　Ｐ２
３の先頭アドレスはＡｌｌ、Ａ２１．Ａ２２．Ａ２３、
モジュールＰ２２−１　、　Ｐ２２−２の先頭アドレス
はＡ２２−１１Ａ　２２−２である。モジュニルＰにお
けるアドレスａｌ、　ａ２．　ａ３にはモジュー／Ｌ／
　Ｐ！、　Ｐ２．　Ｐ３の先頭を呼び出すための呼出し
命令が設定され、同様にモジュールＰｌにおけるアドレ
スａｌｌにはモジュールｐＨの呼出し命令が、モジュー
ルＰ２のアドレスａ２＋　ｒ　Ａ２２　ＨＡ２３にはモ
ジュー　ルＰ　２１　、　Ｐ　２２　。

Ｐ２３の呼出し命令が、モジュールＰ２２のアドレスａ
２２−１．　Ａ２２−２にはモジュ−／Ｌ／　Ｐ２２−
１．　Ｐ２２２の呼出し命令が夫々設定される。

本発明のプログラム・アナライザ２は、第１図に示す例
では、ビットマツプメモリ５とヒストメモリ６とを含ん
でいる。ビットマツプメモリ５には全モジュールにおけ
る先頭アドレスおよびモジュール呼出し命令の設定アド
レスが登録され、またヒストメモリ６には実機１が命令
実行した各モジュールのアドレスのうち、前記登録デー
タと一致するアドレスのみが選択的に格納される。かか
るアドレスの登録若しくは格納はＣＰＵ３によりその動
作が制御される。ｊ−（７）ＣＰＵ８によりその動作が
制御される。このＣＰＵ８は、メモリ１１に格納された
検査用プログラムに基づき、コントロール回路７を介し
てビットマツプメモリ５およびヒストメモリ６に対する
データ書込み等の動作を制御すると共に、表示器９やキ
ー人力装置１０等、プログラム検査に供される各入出力
機器の動作を制御する。尚図中、マルチプレクサ１２は
、実機ＣＰＵ４やＣＰＵ８から入力されるアドレスデー
タを時分割によりビットマツプメモリ５へ出力する。ま
たタイミングコントロール回路１３は、実機ＣＰＵ４か
らのアドレスデータをヒストメモリ６へ書き込むための
動作タイミングをとる。

第４図はプログラム検査の手順を示しており、以下、同
図のフローチャートに基づき、本発明の詳細な説明する
。

まずステップ２１において、ピットマップメモリ５への
登録処理が実行され、これにより前記全モジュールにお
ける先頭アドレスおよびモジュール呼出し命令の設定ア
ドレスに対応するビットマツプエリアにデータ「１」が
、それ以外のエリアにデータｒＯＪが夫々セットされる
。

つぎにステップ２２でマルチプレクサ１２を実機１へ切
り換え、ステップ２３で実機１の運転を開始して、メモ
リ３に格納された被検査プログラムの各命令を順次解読
実行させる。この命令実行過程において、ビットマツプ
メモリ５にデータ「１」がセットされたアドレスの命令
が実行されると、ビットマツプメモリ５はヒストメモリ
６に対し論理「１」の出力を送出する。

これによりヒストメモリ６には、命令実行されたモジュ
ールのアドレスがデータとして格納され、プログラムの
進行に伴なって同様のアドレスデータがつぎつぎに収集
される（ステップ２４）。

第５図はアドレスデータの収集例を示し、同図のヒスト
メモリ６には、命令実行され且つ登（７） 録データと一致する各モジュールのアドレスデータが時
系列に格納されている。データ収集完了後は、ステップ
２５において格納データの解析処理へ移行し、この解析
によって、第６図に示す階層図を得ることができる。

斯くて第２図に示す設計時の階層図と、第６図に示すプ
ログラムの実行にかかる階層図とを比較すると。第６図
の階層図にはモジュールＰ２２”−２が欠落しており、
これにより被検査プログラム中、モジュールＰ２２−２
が実行されなかったことを把握しうる。

【図面の簡単な説明】

第１図は本発明のプログラム・アナライザを示す回路ブ
ロック図、第２図は設計プログラムの階層図、第３図は
設計プログラムのアドレスを説明する図、第４図はプロ
グラム検査の手順を示すフローチャート、第５図はヒス
トメモリのデータ格納状態を説明する図、第６図は実行
プログラムの階層図である。 １・・・・・・実機　５・・・・・・ビットマツプメモ
リ（８） ６・・・・・・ヒストメモリ　８・・・・・・ＣＰＵ特
許出願人　立石電機株式会社

Claims (1)

【特許請求の範囲】
1. 複数のモジュールを結合してプログラムが構成されたも
   のにおいて、前記各モジュールにおける先頭アドレスお
   よび各モジュールの呼出し命令が設定されたアドレスを
   登録する登録手段と、命令実行された各モジュールのア
   ドレスを登録データと比較して選択格納するデータ格納
   手段と、前記登録手段およびデータ格納手段のデータ処
   理動作を制御する制御手段とを具備して成るプログラム
   ・アナライザ。