JPS608953A - プログラム・アナライザ - Google Patents
プログラム・アナライザInfo
- Publication number
- JPS608953A JPS608953A JP58118634A JP11863483A JPS608953A JP S608953 A JPS608953 A JP S608953A JP 58118634 A JP58118634 A JP 58118634A JP 11863483 A JP11863483 A JP 11863483A JP S608953 A JPS608953 A JP S608953A
- Authority
- JP
- Japan
- Prior art keywords
- module
- address
- program
- data
- executed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は、コンピュータプログラムの実行軌跡を追跡し
て、機械動作を解析する技術に関連し、殊に本発明は、
被検査プログラムが複数のモジュールを結合して成る場
合、各モジュールの実行軌跡を情報収集するプログラム
・アナライザを提供するものである。
て、機械動作を解析する技術に関連し、殊に本発明は、
被検査プログラムが複数のモジュールを結合して成る場
合、各モジュールの実行軌跡を情報収集するプログラム
・アナライザを提供するものである。
〈発明の背景〉
近年、コンピュータシステムの動作プログラムは、仕事
内容等に応じて適当な大きさのモジュールに分割し、実
行時、各モジュールを呼出し命令を介し結合して、一連
のものに構造化している。この種構造化プログラムの場
合、システムの出荷に際しては、全てのモジュールが設
計した組合せどおりに実行されるか否かを検査する必要
がある。ところが各モジュールの実行軌跡をデータ的に
確認する方法が未だ確立されておらず、これがシステム
チェックを不完全なものとしている。
内容等に応じて適当な大きさのモジュールに分割し、実
行時、各モジュールを呼出し命令を介し結合して、一連
のものに構造化している。この種構造化プログラムの場
合、システムの出荷に際しては、全てのモジュールが設
計した組合せどおりに実行されるか否かを検査する必要
がある。ところが各モジュールの実行軌跡をデータ的に
確認する方法が未だ確立されておらず、これがシステム
チェックを不完全なものとしている。
〈発明の目的〉
本発明は、複数のモジュールを結合してプログラムが構
成されたものにつき、各モジュールの実行軌跡を追跡し
、検査情報を収集することによって、コンピュータ動作
をデータ的にチェックできる新規なプログラム・アナラ
イザを提供することを目的とする。
成されたものにつき、各モジュールの実行軌跡を追跡し
、検査情報を収集することによって、コンピュータ動作
をデータ的にチェックできる新規なプログラム・アナラ
イザを提供することを目的とする。
〈発明の構成および効果〉
上記目的を達成するため、本発明では、各モジュールに
おける先頭アドレスを予め登録手段に登録しておき、然
る後プログラムを実行して機械を運転し、各モジュール
につき命令実行されたアドレスを記憶手段へ順次取り込
んで保持し、登録データと一致するアドレスの命令が実
行されたとき該アドレスおよび直前のアドレスを記憶手
段より取り込んでデータ格納手段へ順次格納して、情報
収集することとした。
おける先頭アドレスを予め登録手段に登録しておき、然
る後プログラムを実行して機械を運転し、各モジュール
につき命令実行されたアドレスを記憶手段へ順次取り込
んで保持し、登録データと一致するアドレスの命令が実
行されたとき該アドレスおよび直前のアドレスを記憶手
段より取り込んでデータ格納手段へ順次格納して、情報
収集することとした。
本発明によれば、データ格納手段よりアドレスデータを
取り出すことにより、各モジュールの実行軌跡を容易に
把握できる。更に読み出したデータに基づき各モジュー
ルの結合構造を示す階層図を作成し、設計時の階層図と
比較することにより、設計どおりに各モジュールが実行
されたか否かを確認でき、コンピュータ動作のデータチ
ェックが可能かつ容易となる等、発明目的を達成した優
れた効果を奏する。
取り出すことにより、各モジュールの実行軌跡を容易に
把握できる。更に読み出したデータに基づき各モジュー
ルの結合構造を示す階層図を作成し、設計時の階層図と
比較することにより、設計どおりに各モジュールが実行
されたか否かを確認でき、コンピュータ動作のデータチ
ェックが可能かつ容易となる等、発明目的を達成した優
れた効果を奏する。
〈実施例の説明〉
第１図はコンピュータシステムを採用した機械１（以下
実機という）に本発明のプログラム・アナライザ２を接
続した状況を示す。
実機という）に本発明のプログラム・アナライザ２を接
続した状況を示す。
実機１は、被検査プログラムが格納されたメモリ３と、
このプログラムを解読実行して入出力機器（図示せず）
の動作を一連に制御する実機ＣＰ Ｕ ４ （Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）とを含む
。
このプログラムを解読実行して入出力機器（図示せず）
の動作を一連に制御する実機ＣＰ Ｕ ４ （Ｃｅｎｔ
ｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ ）とを含む
。
前記被検査プログラムは複数のモジュールを結合して成
り、その−例として第２図に各モジュールの結合構造を
表わす階層図を示しである。
り、その−例として第２図に各モジュールの結合構造を
表わす階層図を示しである。
第２図において、各ブロックはモジュールを示シ、モジ
ュールＰには３個のモジュールＰ１．Ｐ２１・Ｐ３が結
合され、更にモジュールＰ１にはモジュールｐｏが、モ
ジュールＰ２にはモジュールＰ２１゜Ｐ２２１ Ｐ２３
が夫々結合され、更にまたモジュールＰ・２２には２個
のモジュールＰ２２ １、Ｐ２２ ２が結合されている
。前記モジュールＰの先頭アドレスは、第３図において
、Ａで示されておりり、同様にモジュールＰ１＋ Ｐ２
） Ｐ３ の先頭アドレスはＡＩ 、 Ａ２ 、 Ａ
３、モジュールＰ１１ ＋ Ｐ２１＋ Ｐ２□。
ュールＰには３個のモジュールＰ１．Ｐ２１・Ｐ３が結
合され、更にモジュールＰ１にはモジュールｐｏが、モ
ジュールＰ２にはモジュールＰ２１゜Ｐ２２１ Ｐ２３
が夫々結合され、更にまたモジュールＰ・２２には２個
のモジュールＰ２２ １、Ｐ２２ ２が結合されている
。前記モジュールＰの先頭アドレスは、第３図において
、Ａで示されておりり、同様にモジュールＰ１＋ Ｐ２
） Ｐ３ の先頭アドレスはＡＩ 、 Ａ２ 、 Ａ
３、モジュールＰ１１ ＋ Ｐ２１＋ Ｐ２□。
Ｐ２３の先頭アドレスＡ１１ 、 Ａ２１ 、 Ａ２２
νＡ２３、モジュールＰ２２−１ 、 Ｐ２２−２の先
頭アドレスはＡ２２−１ ＋ Ａ２２−２である。モジ
ュールＰにおけるアドレスａ１．ａ２．ａ３ にはモジ
ュ−／Ｌ／ＰＩ、Ｐ２１Ｐ３の先頭を呼び出すための呼
出し命令が設定され、同様にモジュールＰ１のアドレス
ａｌｌ にはモジュールＩ’ｔｔの呼出し命令が、モジ
ュールＰ２のアドレスａ２１ ＋ Ａ２２ ＋ Ａ２３
にはモジュ−／ｌ／ Ｐ２１ 、 Ｐ ２２１Ｐ２３の
呼出し命令が、モジュールＰ２２のアドレスａ２２”−
１１３２２−２にはモジュ−／Ｌ／ Ｐ２２−１ 、
Ｐ２２−２の呼出し命令が夫々設定される。
νＡ２３、モジュールＰ２２−１ 、 Ｐ２２−２の先
頭アドレスはＡ２２−１ ＋ Ａ２２−２である。モジ
ュールＰにおけるアドレスａ１．ａ２．ａ３ にはモジ
ュ−／Ｌ／ＰＩ、Ｐ２１Ｐ３の先頭を呼び出すための呼
出し命令が設定され、同様にモジュールＰ１のアドレス
ａｌｌ にはモジュールＩ’ｔｔの呼出し命令が、モジ
ュールＰ２のアドレスａ２１ ＋ Ａ２２ ＋ Ａ２３
にはモジュ−／ｌ／ Ｐ２１ 、 Ｐ ２２１Ｐ２３の
呼出し命令が、モジュールＰ２２のアドレスａ２２”−
１１３２２−２にはモジュ−／Ｌ／ Ｐ２２−１ 、
Ｐ２２−２の呼出し命令が夫々設定される。
図示例のプログラム・アナライザ２は、全モジュールに
おける先頭アドレスが登録されるビットマツプメモリ５
と、実機１により命令実行された各モジュールのアドレ
スを順次取り込んで保持するレジスタ６と、登録内容と
一致するアドレスの命令が実行されたときそのモジュー
ルのアドレスおよび直前のアドレス（そのモジュールを
呼び出す命令が設定されたアドレスに相当する）を前記
レジスタ６より取り込んで格納するヒストメモリ７とを
含む。前記ビットマツプメモリ５は、全モジュールの先
頭アドレスに対応するエリアにデータ「１」が、それ以
外のエリアにデータ「０」が夫々セットされ、実機１が
データ「１」に相当するアドレスの命令を実行したとき
、論理「ｌ」の信号を出力する。
おける先頭アドレスが登録されるビットマツプメモリ５
と、実機１により命令実行された各モジュールのアドレ
スを順次取り込んで保持するレジスタ６と、登録内容と
一致するアドレスの命令が実行されたときそのモジュー
ルのアドレスおよび直前のアドレス（そのモジュールを
呼び出す命令が設定されたアドレスに相当する）を前記
レジスタ６より取り込んで格納するヒストメモリ７とを
含む。前記ビットマツプメモリ５は、全モジュールの先
頭アドレスに対応するエリアにデータ「１」が、それ以
外のエリアにデータ「０」が夫々セットされ、実機１が
データ「１」に相当するアドレスの命令を実行したとき
、論理「ｌ」の信号を出力する。
レジスタ６は、タイミングコントロール回路８のタイミ
ング信号ｉ（第７図（３）に示す）を受けて、実機１が
命令実行したモジュールのアドレスをデータとして順次
取り込んで保持する。このアドレスデータの取込みタイ
ミングは、第７図に示す如（、一定の時間遅れＬを有し
、レジスタ６はタイミング信号ｉを入力する毎に保持デ
ータを更新すると共に、この保持データは信号発生回路
９からの制御信号ｊｌ、 ｊ２（第７図（２）に示す）
によって前記ヒストメモリ７に取り込まれる。信号発生
回路９は、フリップ・フロップ１０、オア回路１１およ
び、アンド回路１２より成り、ビットマツプメモリ５お
よびタイミングコントロール回路８からの出力に基づ゛
き２個の制御信号］ｌ＋Ｊ２を発生し、これをヒストメ
モリ７へ送出する。これら制御信号］１１Ｊ２のうち、
２番目の制御信号ｊ２は、実機１が命令実行しかつ登録
データと一致するモジュールの先頭アドレスを取り込む
ための信号であり、また１番目の制御信号ｊｌは、その
アドレス直前のアドレス、すなわちそのモジュールを呼
び出す命令が設定されたモジュールの呼出し命令設定ア
ドレスを取り込むための信号である。上記各部の動作は
ＣＰＵ１３により一連に制御され、このＣＰＵｌ３は、
メモリ１４に格納された検査用プログラムに基づき、コ
ントロール回路１５を介してビットマツプメモリ５およ
びヒストメモリ７に対するデータ書込み等の動作を制御
すると共に、表示器１６やキー人力装置１７等、プログ
ラム検査に供される各入出力機器の動作を制御する。尚
図中、マルチプレクサ１８は、実機ＣＰＵ４やＣＰＵｌ
３から入力されるアドレスデータを時分割によりビット
マツプメモリ５へ出力する。
ング信号ｉ（第７図（３）に示す）を受けて、実機１が
命令実行したモジュールのアドレスをデータとして順次
取り込んで保持する。このアドレスデータの取込みタイ
ミングは、第７図に示す如（、一定の時間遅れＬを有し
、レジスタ６はタイミング信号ｉを入力する毎に保持デ
ータを更新すると共に、この保持データは信号発生回路
９からの制御信号ｊｌ、 ｊ２（第７図（２）に示す）
によって前記ヒストメモリ７に取り込まれる。信号発生
回路９は、フリップ・フロップ１０、オア回路１１およ
び、アンド回路１２より成り、ビットマツプメモリ５お
よびタイミングコントロール回路８からの出力に基づ゛
き２個の制御信号］ｌ＋Ｊ２を発生し、これをヒストメ
モリ７へ送出する。これら制御信号］１１Ｊ２のうち、
２番目の制御信号ｊ２は、実機１が命令実行しかつ登録
データと一致するモジュールの先頭アドレスを取り込む
ための信号であり、また１番目の制御信号ｊｌは、その
アドレス直前のアドレス、すなわちそのモジュールを呼
び出す命令が設定されたモジュールの呼出し命令設定ア
ドレスを取り込むための信号である。上記各部の動作は
ＣＰＵ１３により一連に制御され、このＣＰＵｌ３は、
メモリ１４に格納された検査用プログラムに基づき、コ
ントロール回路１５を介してビットマツプメモリ５およ
びヒストメモリ７に対するデータ書込み等の動作を制御
すると共に、表示器１６やキー人力装置１７等、プログ
ラム検査に供される各入出力機器の動作を制御する。尚
図中、マルチプレクサ１８は、実機ＣＰＵ４やＣＰＵｌ
３から入力されるアドレスデータを時分割によりビット
マツプメモリ５へ出力する。
第４図はプログラム検査の手順を示しており、以下、同
図のフローチャートに基づき、本発明の詳細な説明する
。
図のフローチャートに基づき、本発明の詳細な説明する
。
まずステップ２１において、ビットマツプメモリ５への
登録処理が実行され、これにより前記全モジュールにお
ける先頭アドレスに対応するエリアにデータ「１」が、
それ以外のエリアにデータ「０」が夫々セットされる。
登録処理が実行され、これにより前記全モジュールにお
ける先頭アドレスに対応するエリアにデータ「１」が、
それ以外のエリアにデータ「０」が夫々セットされる。
つぎにステップ２２でマルチプレクサ１２を実機１へ切
り換え、ステップ２３て実機１の運転を開始して、メモ
リ３に格納された被検査プログラムの各命令を順次解読
実行させる。この命令実行過程において、ビットマツプ
メモリ５にデータ「１」がセットされたアドレスの命令
が実行されると、ビットマツプメモリ５は信号発生回路
９に対し論理［１ｊの出力を送出する。これにより信号
発生回路９は前後２個の制御信号ｊ１．ｊｚを発生して
ヒストメモリ７へ送出し、１番目の制御信号ｊ１により
命令実行されたアドレスの直前アドレスが、続いて２番
目の制御信号ｊ２により命令実行されたアドレスが夫々
レジスタ６より取り込まれてヒストメモリ７に格納され
る（ステップ２４）。そしてプログラムの進行に伴ない
同様のデータ格納処理が繰り返され、その結果、ヒスト
メモリ７には、第５図に示す如く命令実行された各モジ
ュールの先頭アドレスおよびモジュール呼出し命令の設
定アドレスが時系列に格納される。データ収集完了後は
、ステップ２５において格納データの解析処理へ移行し
、この解析により、第６図に示す階層図を得ることがで
きる。
り換え、ステップ２３て実機１の運転を開始して、メモ
リ３に格納された被検査プログラムの各命令を順次解読
実行させる。この命令実行過程において、ビットマツプ
メモリ５にデータ「１」がセットされたアドレスの命令
が実行されると、ビットマツプメモリ５は信号発生回路
９に対し論理［１ｊの出力を送出する。これにより信号
発生回路９は前後２個の制御信号ｊ１．ｊｚを発生して
ヒストメモリ７へ送出し、１番目の制御信号ｊ１により
命令実行されたアドレスの直前アドレスが、続いて２番
目の制御信号ｊ２により命令実行されたアドレスが夫々
レジスタ６より取り込まれてヒストメモリ７に格納され
る（ステップ２４）。そしてプログラムの進行に伴ない
同様のデータ格納処理が繰り返され、その結果、ヒスト
メモリ７には、第５図に示す如く命令実行された各モジ
ュールの先頭アドレスおよびモジュール呼出し命令の設
定アドレスが時系列に格納される。データ収集完了後は
、ステップ２５において格納データの解析処理へ移行し
、この解析により、第６図に示す階層図を得ることがで
きる。
斯（て第２図に示す設計時の階層図と、第６図に示すプ
ログラムの実行にかかる階層図とを比較すると、第６図
の階層図にはモジュールＰ２２”−２が欠落しており、
これにより被検査プログラム中、モジュールＰ２２ ”
−２が実行されなかったことを把握できる。
ログラムの実行にかかる階層図とを比較すると、第６図
の階層図にはモジュールＰ２２”−２が欠落しており、
これにより被検査プログラム中、モジュールＰ２２ ”
−２が実行されなかったことを把握できる。
第１図は本発明にかかるプログラム・アナライザを示す
回路ブロック図、第２図は設計プログラムの階層図、第
３図は設計プログラムの構成およびそのアドレスを説明
する図、第４図はプログラムの検査手順を示すフローチ
ャート、第５図はヒストメモリのデータ格納状態を説明
する図、第６図は実行プログラムの階層図、第７図は第
１図に示す回路のタイミングチャートである。 、１．・・・・・・実機 ５・・曲ビットマツプメモリ
６・・・・・・レジスタ ７・・曲ヒストメモリ特許出
願人 立石電機株式会社 貧 ｌ 図 □・ ・ （Ｌ ７寸 Ｐｖ ／β ７．１ ｊ − メモリ ′ （ヒ、トマップメモリ） 〃 ト Ｃり ° ／２ １（Ｊ’・ １ レジスタ ビストノモリ ［−−□□□二璽Ｉ ”−−
−ユニ−−−−−−− ／３ タイミ
回路ブロック図、第２図は設計プログラムの階層図、第
３図は設計プログラムの構成およびそのアドレスを説明
する図、第４図はプログラムの検査手順を示すフローチ
ャート、第５図はヒストメモリのデータ格納状態を説明
する図、第６図は実行プログラムの階層図、第７図は第
１図に示す回路のタイミングチャートである。 、１．・・・・・・実機 ５・・曲ビットマツプメモリ
６・・・・・・レジスタ ７・・曲ヒストメモリ特許出
願人 立石電機株式会社 貧 ｌ 図 □・ ・ （Ｌ ７寸 Ｐｖ ／β ７．１ ｊ − メモリ ′ （ヒ、トマップメモリ） 〃 ト Ｃり ° ／２ １（Ｊ’・ １ レジスタ ビストノモリ ［−−□□□二璽Ｉ ”−−
−ユニ−−−−−−− ／３ タイミ
Claims (1)
- 複数のモジュールを結合してプログラムが構成されたも
のにおいて、前記各モジュールにおける先頭アドレスを
登録する登録手段と、命令実行された各モジュールのア
ドレスを順次取り込んで保持する記憶手段と、登録内容
と一致するアドレスの命令が実行されたとき該アドレス
および直前アドレスを前記記憶手段より取り込んで格納
するデータ格納手段とを具備して成るプログラム・アナ
ライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118634A JPS608953A (ja) | 1983-06-29 | 1983-06-29 | プログラム・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118634A JPS608953A (ja) | 1983-06-29 | 1983-06-29 | プログラム・アナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608953A true JPS608953A (ja) | 1985-01-17 |
Family
ID=14741382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118634A Pending JPS608953A (ja) | 1983-06-29 | 1983-06-29 | プログラム・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608953A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5375326A (en) * | 1992-02-06 | 1994-12-27 | Seiko Epson Corporation | Method of manufacturing ink jet head |
| EP0678384A1 (en) | 1990-02-23 | 1995-10-25 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
| EP0683051A2 (en) | 1988-04-22 | 1995-11-22 | Seiko Epson Corporation | Ink jet type recording apparatus and method |
| US5471232A (en) * | 1992-03-03 | 1995-11-28 | Seiko Epson Corporation | Ink jet recording head |
| US5517225A (en) * | 1991-12-26 | 1996-05-14 | Seiko Epson Corporation | Ink jet recording head |
| US5600357A (en) * | 1990-02-23 | 1997-02-04 | Seiko Epson Corporation | Drop-on-demand ink-jet printing head |
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| US5818482A (en) * | 1994-08-22 | 1998-10-06 | Ricoh Company, Ltd. | Ink jet printing head |
| US5821953A (en) * | 1995-01-11 | 1998-10-13 | Ricoh Company, Ltd. | Ink-jet head driving system |
| US6139132A (en) * | 1995-09-05 | 2000-10-31 | Seiko Epson Corporation | Ink jet recording head with nozzle communicating hole having smaller width than pressurizing chambers in direction of array of pressurizing chambers |
| US6729002B1 (en) | 1995-09-05 | 2004-05-04 | Seiko Epson Corporation | Method of producing an ink jet recording head |
-
1983
- 1983-06-29 JP JP58118634A patent/JPS608953A/ja active Pending
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5375326A (en) * | 1992-02-06 | 1994-12-27 | Seiko Epson Corporation | Method of manufacturing ink jet head |
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| US6460981B1 (en) | 1995-09-05 | 2002-10-08 | Seiko Epson Corp | Ink jet recording head having spacer with etched pressurizing chambers and ink supply ports |
| US6561633B2 (en) | 1995-09-05 | 2003-05-13 | Seiko Epson Corporation | Ink jet recording head having spacer with etched pressurizing chambers and ink supply ports |
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| US7028377B2 (en) | 1995-09-05 | 2006-04-18 | Seiko Epson Corporation | Method of producing an ink jet recording head |
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