JPS608985A - ラプラス演算装置 - Google Patents
ラプラス演算装置Info
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- JPS608985A JPS608985A JP59026228A JP2622884A JPS608985A JP S608985 A JPS608985 A JP S608985A JP 59026228 A JP59026228 A JP 59026228A JP 2622884 A JP2622884 A JP 2622884A JP S608985 A JPS608985 A JP S608985A
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- ccd
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- signal
- laplace operator
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
- H04N25/46—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled by combining or binning pixels
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals
- H04N25/708—Pixels for edge detection
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
- H04N25/711—Time delay and integration [TDI] registers; TDI shift registers
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Mushroom Cultivation (AREA)
- Massaging Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔本発明の技術的分野〕
本発明は一般にイメージ信号処理、特にイメージ信号情
報を処理する装置に係る。更に詳細に説明すれば、本発
明は単一のシリコン・チップ上にラプラス演算子関数ケ
実現する装置に係る。
報を処理する装置に係る。更に詳細に説明すれば、本発
明は単一のシリコン・チップ上にラプラス演算子関数ケ
実現する装置に係る。
イメージを表わす電気信号を生じる固体イメージ・セン
サの使用は非常に普及しており、センサ・アレイから情
報を取出す多数の異なる信号処理技術がある。この技術
の実施例が米国特許第４１７８６１４号、同第４０１０
３１９号、同第４１２９８８７号、同第４０１１４４１
号、同第４２６４９３０号に開示されている。ごく普通
のタイプの固体イメージ・センサは電荷結合素子（ｃｃ
Ｄ）であって、そのよりなＣＣＤアレイの感知性は、時
間遅延積分（ＴＤＩ）モードでＣＣＤアレイを動作させ
ることによって高めうろことが知られている。
サの使用は非常に普及しており、センサ・アレイから情
報を取出す多数の異なる信号処理技術がある。この技術
の実施例が米国特許第４１７８６１４号、同第４０１０
３１９号、同第４１２９８８７号、同第４０１１４４１
号、同第４２６４９３０号に開示されている。ごく普通
のタイプの固体イメージ・センサは電荷結合素子（ｃｃ
Ｄ）であって、そのよりなＣＣＤアレイの感知性は、時
間遅延積分（ＴＤＩ）モードでＣＣＤアレイを動作させ
ることによって高めうろことが知られている。
また、イメージの画素のラプラス演算子を取出すことに
よって、ＣＣＤアレイの動作を改善することも知られて
おり、特定の画素を囲むアレイ領域の光の強度の平均を
測定しその平均強度からその特定のイメージ素子の強度
を差引くことによって、ラプラス演算子を近似すること
ができる。
よって、ＣＣＤアレイの動作を改善することも知られて
おり、特定の画素を囲むアレイ領域の光の強度の平均を
測定しその平均強度からその特定のイメージ素子の強度
を差引くことによって、ラプラス演算子を近似すること
ができる。
第１図はラプラス演算子関数の近似を実現するだめの概
要図である。ＣＣＤアナログ・シフト・レジスタ（以下
、レジスタ１０とい５）に、イメージを表わすビデオ信
号がロードされ、ビデオ信号がレジスタ１０Ｙ通じてシ
フトするにつれて、９個のベル、すなわち画素が非破壊
的に検出される。検出された各々のベルは個々に重みＨ
（ｎ、）を乗じられる。９個のうちの８個の信号は、個
々に正の重みを乗じられ、和回路によって合計され、正
の信号Ｓ１を生じる。検出された９個の出力のうちの残
りの１個の信号は、負の重みを乗じられ、所望の出力関
数ＤＤを生じるために、和の信号Ｓ１と合計される。実
際には、正に重み付けされた８個の信号の合計が最初に
実行され、次いで差動増幅器２０が残りの１個の信号の
負の重み付けを実行するとともに、最終的な和の信号を
出力する。
要図である。ＣＣＤアナログ・シフト・レジスタ（以下
、レジスタ１０とい５）に、イメージを表わすビデオ信
号がロードされ、ビデオ信号がレジスタ１０Ｙ通じてシ
フトするにつれて、９個のベル、すなわち画素が非破壊
的に検出される。検出された各々のベルは個々に重みＨ
（ｎ、）を乗じられる。９個のうちの８個の信号は、個
々に正の重みを乗じられ、和回路によって合計され、正
の信号Ｓ１を生じる。検出された９個の出力のうちの残
りの１個の信号は、負の重みを乗じられ、所望の出力関
数ＤＤを生じるために、和の信号Ｓ１と合計される。実
際には、正に重み付けされた８個の信号の合計が最初に
実行され、次いで差動増幅器２０が残りの１個の信号の
負の重み付けを実行するとともに、最終的な和の信号を
出力する。
差動増幅器２０の出力ＤＤは、検出された９個のベルに
よって表わされたイメージのラプラス演算子部分である
。
よって表わされたイメージのラプラス演算子部分である
。
アナログ遅延線として、ＣＣＤシフト・レジスタすなわ
ちレジスタ１０が一般に用いられる。ある使用例では、
ビデオ信号の出力速度は２０ＭＨｚのオーダーであるこ
とが必要であり、このような使用例の場合には、埋め込
みチャンネルＣＣＤが通常使用される。コスト・パフォ
ーマンスを考慮する場合、埋込みチャンネルＣＣＤシフ
ト・レジスタおよび残りの信号処理回路を同じシリコン
・チップに形成することが好都合である。ＭＯ８ＦＥＴ
素子とＣＣＤを含む回路とを同じシリコン・チップ上に
集積することができるが、同じＣＣＤチップ上に２０Ｍ
ＨｚのＭＯ８ＦＥＴ演算増幅器を実現するためには、か
なりのシリコン・チップ領域ならびに４００ Ｍ Ｈｚ
よりも大きい利得帯域幅を有するＭＯＳＦＥＴが必要で
ある。このタイプの増幅器は極めて複雑である上に、出
力信号に過大な雑音が持ち込まれる。
ちレジスタ１０が一般に用いられる。ある使用例では、
ビデオ信号の出力速度は２０ＭＨｚのオーダーであるこ
とが必要であり、このような使用例の場合には、埋め込
みチャンネルＣＣＤが通常使用される。コスト・パフォ
ーマンスを考慮する場合、埋込みチャンネルＣＣＤシフ
ト・レジスタおよび残りの信号処理回路を同じシリコン
・チップに形成することが好都合である。ＭＯ８ＦＥＴ
素子とＣＣＤを含む回路とを同じシリコン・チップ上に
集積することができるが、同じＣＣＤチップ上に２０Ｍ
ＨｚのＭＯ８ＦＥＴ演算増幅器を実現するためには、か
なりのシリコン・チップ領域ならびに４００ Ｍ Ｈｚ
よりも大きい利得帯域幅を有するＭＯＳＦＥＴが必要で
ある。このタイプの増幅器は極めて複雑である上に、出
力信号に過大な雑音が持ち込まれる。
前記米国特許第４２６４９３０号では、ラプラス演算子
関数を近似する技術が開示されている。
関数を近似する技術が開示されている。
これは、その計算を実行するＣＣＤ技術に、より太ぎく
依存している。しかし、構造がいくらが複雑であり、単
一の半導体チップ上では実現されない。
依存している。しかし、構造がいくらが複雑であり、単
一の半導体チップ上では実現されない。
（６）
〔本発明の概要〕
本発明の目的は、単一のＣＣＤチップ上にラプラス演算
子関数を実現する装置を与えることにある。
子関数を実現する装置を与えることにある。
簡単に言えば、差動増幅器の使用を必要としないＣＣＤ
によるラプラス演算子関数の実現手段によって本発明の
目的が達成される。本発明によって、アナログ・シフト
・レジスタからの８イ固の出力信号が、ＣＣＤアナログ
乗算器に並列に供給され、そこで組合わされて重み付げ
される。シフト・レジスタから信号を読取る前に、信号
の１つが非破壊的に検出され、その対応する値が、負の
重みを使用するため４象限電荷転送アナログ乗算器に供
給される。次いで信号が合同され、合同された電荷が検
出されて、出力信号すなわち最初のベル信号によって表
わされたイメージのラプラス演算子部分が得られる。
によるラプラス演算子関数の実現手段によって本発明の
目的が達成される。本発明によって、アナログ・シフト
・レジスタからの８イ固の出力信号が、ＣＣＤアナログ
乗算器に並列に供給され、そこで組合わされて重み付げ
される。シフト・レジスタから信号を読取る前に、信号
の１つが非破壊的に検出され、その対応する値が、負の
重みを使用するため４象限電荷転送アナログ乗算器に供
給される。次いで信号が合同され、合同された電荷が検
出されて、出力信号すなわち最初のベル信号によって表
わされたイメージのラプラス演算子部分が得られる。
本発明によって、電荷パケットで表わされるアナログ形
式でビデオ信号が保持される。そして、（４） これらの電荷パケットは、信号に正と負の重みを導入す
るために、新規の方法で操作され、重み付げされた信号
は、ラプラス演算子関数を生じるために合計される。不
発明による構成によって、ＣＣＤシフト・レジスタのク
ロック速度と同じ速度で電荷の操作が実行されるから、
過大な雑音がビデオ信号に持ち込まれることはない。更
に、タイミングおよびクロック信号はシフト・レジスタ
のクロック速度に同期する。本発明の全体のラプラス演
算子関数は、標準的なＭＯＳＦＥＴ−ＣＣＤシリコン技
術を使用する単一のシリコン・チップ上に集積すること
ができる。
式でビデオ信号が保持される。そして、（４） これらの電荷パケットは、信号に正と負の重みを導入す
るために、新規の方法で操作され、重み付げされた信号
は、ラプラス演算子関数を生じるために合計される。不
発明による構成によって、ＣＣＤシフト・レジスタのク
ロック速度と同じ速度で電荷の操作が実行されるから、
過大な雑音がビデオ信号に持ち込まれることはない。更
に、タイミングおよびクロック信号はシフト・レジスタ
のクロック速度に同期する。本発明の全体のラプラス演
算子関数は、標準的なＭＯＳＦＥＴ−ＣＣＤシリコン技
術を使用する単一のシリコン・チップ上に集積すること
ができる。
第２図に示すような５ペル×５ベルのイメージ面の場合
、該イメージ面に表わされたイメージのラプラス演算子
は、次式： ％式％） ） ＤＤ＝（Ａ５＋Ａろ＋ＡＩ＋Ｃ５＋ＣＩ＋Ｅ５＋Ｅろ＋
Ｅ１）・１／８−Ｃ３ によって定義された関数ＤＤによって近似することがで
きる。
、該イメージ面に表わされたイメージのラプラス演算子
は、次式： ％式％） ） ＤＤ＝（Ａ５＋Ａろ＋ＡＩ＋Ｃ５＋ＣＩ＋Ｅ５＋Ｅろ＋
Ｅ１）・１／８−Ｃ３ によって定義された関数ＤＤによって近似することがで
きる。
第３図は、ビデオ電荷の合計：
ＱＡ５＋ＱＡ３”ＱＡｌ ＋ＱＣ５＋ＱＣ１＋ＱＥ５＋
ＱＥ３＋ＱＥ１）・１／８−Ｃ８ を得るためのＣＣＤによる実現手段を示す。
ＱＥ３＋ＱＥ１）・１／８−Ｃ８ を得るためのＣＣＤによる実現手段を示す。
第１図のレジスタ１０のよ５なＣＣＤビデオ信号シフト
・レジスタの個々のビデオ電荷は、第６図の左側から並
列にＣＣＤ素子にシフトされる。
・レジスタの個々のビデオ電荷は、第６図の左側から並
列にＣＣＤ素子にシフトされる。
電荷は、クロック・バス３８上の連続するシフト信号φ
１〜φ４によって左から右ヘシフトされるにつれて、合
同される。チャンネル・ストッパ６０は、ＣＣＤ電荷搬
送領域を第１チヤンネル６２と第２チヤンネル３４に分
離する。第１チヤンネル６２０チヤンネル領域は、チャ
ンネル３２およびろ４の全ナヤンネル領域の１／８であ
り、ｎ１＋領域６６に加えられた電圧ｖＤＤは、電子電
荷な第２チヤンネル３４かも放電させるように作用する
。
１〜φ４によって左から右ヘシフトされるにつれて、合
同される。チャンネル・ストッパ６０は、ＣＣＤ電荷搬
送領域を第１チヤンネル６２と第２チヤンネル３４に分
離する。第１チヤンネル６２０チヤンネル領域は、チャ
ンネル３２およびろ４の全ナヤンネル領域の１／８であ
り、ｎ１＋領域６６に加えられた電圧ｖＤＤは、電子電
荷な第２チヤンネル３４かも放電させるように作用する
。
その結果、第１チヤンネルから供給された電荷出力は、
入力電荷の合計の１７８に相当する、すなわち前記等式
で定義された電荷Ｑ８に相当する。
入力電荷の合計の１７８に相当する、すなわち前記等式
で定義された電荷Ｑ８に相当する。
なお、第６図中の斜線部分はフィールド酸化物を表わし
ている。
ている。
８個の電荷ＱＡ５、ＱＡ３、ＱＡＩ、ＱＣ５、ＱＣｌ、
ＱＥ５、ＱＥ３およびＱ。１が、アナログ・ビデオ信号
シフト・レジスタ（レジスタ１０）から第６図のＣＣＤ
素子にシフトされる間に、９蕾目の電荷信号Ｑ。３はシ
フト・レジスタ（レジスタ１０）から非破壊的に検出さ
れる。第４図は１つの可能な検出回路の手段を示す。個
々の画素に対応する電荷パケットはＣＯＤビデオ・シフ
ト・レジスタ（レジスタ１０）を介してシフトされ、電
荷ノくケラ）Ｑ がＣＣＤステージ１０ｉに到着する少
３ し前に、クロック信号φ１およびφ２がＦＥＴスイッチ
ング・トランジスタ４０および４１を導電させるように
用いられ、Ｈ４２Ｙ ＶＤＤのレベル６の電位にするこ
とができる。電荷Ｑ。３は、Ｃ０Ｄ（７） ステージ１０１に到着すると、周知の方法で出力線（線
４２）に結合される。電荷Ｑ。６は、検出されたイメー
ジ要素に対応する負の電子電荷であり、線４２の電位を
前記電荷に比例して低下させる。下げられた電位はソー
ス・フォロワ回路４４のトランジスタ４３のゲートに供
給され、ソース・フォロワ回路４４は出力信号Ｖ ′？
：発生す１ｇ る。また、線４２の下げられた電位は、反転増幅器回路
４６のトランジスタ４５のゲートにも供給され、反転増
幅器回路４６は出力信号Ｖ−を発１ｇ 生する。
ＱＥ５、ＱＥ３およびＱ。１が、アナログ・ビデオ信号
シフト・レジスタ（レジスタ１０）から第６図のＣＣＤ
素子にシフトされる間に、９蕾目の電荷信号Ｑ。３はシ
フト・レジスタ（レジスタ１０）から非破壊的に検出さ
れる。第４図は１つの可能な検出回路の手段を示す。個
々の画素に対応する電荷パケットはＣＯＤビデオ・シフ
ト・レジスタ（レジスタ１０）を介してシフトされ、電
荷ノくケラ）Ｑ がＣＣＤステージ１０ｉに到着する少
３ し前に、クロック信号φ１およびφ２がＦＥＴスイッチ
ング・トランジスタ４０および４１を導電させるように
用いられ、Ｈ４２Ｙ ＶＤＤのレベル６の電位にするこ
とができる。電荷Ｑ。３は、Ｃ０Ｄ（７） ステージ１０１に到着すると、周知の方法で出力線（線
４２）に結合される。電荷Ｑ。６は、検出されたイメー
ジ要素に対応する負の電子電荷であり、線４２の電位を
前記電荷に比例して低下させる。下げられた電位はソー
ス・フォロワ回路４４のトランジスタ４３のゲートに供
給され、ソース・フォロワ回路４４は出力信号Ｖ ′？
：発生す１ｇ る。また、線４２の下げられた電位は、反転増幅器回路
４６のトランジスタ４５のゲートにも供給され、反転増
幅器回路４６は出力信号Ｖ−を発１ｇ 生する。
次いで電圧信号Ｖ 、およびｖｓｉｇは、第５１ｇ
図に示すように、４象限電荷転送アナログ乗算器のチャ
ンネル５０および５２にそれぞれ供給される。第５図の
チャンネル５０の入力部分の動作は大部分説明を要しな
い第６Ａ図および第６Ｂ図の図面を参照することによっ
て理解することができる。電子電荷のソースはｎｌ 領
域５４に保持され、同様の電荷ソースはｊｌｌ 領域５
６に保持される。
ンネル５０および５２にそれぞれ供給される。第５図の
チャンネル５０の入力部分の動作は大部分説明を要しな
い第６Ａ図および第６Ｂ図の図面を参照することによっ
て理解することができる。電子電荷のソースはｎｌ 領
域５４に保持され、同様の電荷ソースはｊｌｌ 領域５
６に保持される。
電極５８に加えられた信号φｂｉａｓは領域６０に蓄（
８） 積された電荷を増加または減少させ、信号ｖ ｓｉｇを
電極６６に印加することによって、領域６８に電荷ＱＣ
３に比例する電荷が蓄積される。そして、２つの蓄積さ
れた電荷は、電極６４に加えられた次のパルスによって
、領域６２に転送され、領域６２で合同される。その結
果、領域６２に生じた電荷ＱＡ（ｄ： ＱＡ−（Ｑｂｉａｓ 十Ｑｓｉｇ ） である。
８） 積された電荷を増加または減少させ、信号ｖ ｓｉｇを
電極６６に印加することによって、領域６８に電荷ＱＣ
３に比例する電荷が蓄積される。そして、２つの蓄積さ
れた電荷は、電極６４に加えられた次のパルスによって
、領域６２に転送され、領域６２で合同される。その結
果、領域６２に生じた電荷ＱＡ（ｄ： ＱＡ−（Ｑｂｉａｓ 十Ｑｓｉｇ ） である。
第５図の下方のチャンネル５２の動作も同様であり、そ
の結果、領域７Ｄに生じた電荷ＱＢは：ＱＢ−（Ｑｂｉ
ａｓ ’ｓｉｇ ） である。
の結果、領域７Ｄに生じた電荷ＱＢは：ＱＢ−（Ｑｂｉ
ａｓ ’ｓｉｇ ） である。
第５図のチャンネル５０および５２で使用されるアナロ
グ乗算器は、Ｈｏｗａｒｄ Ｓ、 Ｇｏｌｄｂｅｒｇ他
の” Ａ Ｍａｓｋ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｈ
ａｒｇｅ ＴｒａｎｓｆｅｒＡｎａｌｏｇＭｕｌｔｉｐ
ｌｉｅｒ”、１９７７ ＩＥＥＥ。
グ乗算器は、Ｈｏｗａｒｄ Ｓ、 Ｇｏｌｄｂｅｒｇ他
の” Ａ Ｍａｓｋ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｈ
ａｒｇｅ ＴｒａｎｓｆｅｒＡｎａｌｏｇＭｕｌｔｉｐ
ｌｉｅｒ”、１９７７ ＩＥＥＥ。
Ｉｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ
Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ。
Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ、 Ｄｉｇｅ
ｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ。
ｐｐ２６−２７ に記載されたタイプのものである。
電荷パケットＱＡおよびＱＢは、各々がチャンネル・ス
トッパ領域を有するＣＣＤシフト・レジスタ・ステージ
、すなわちステージ７２および７４にそれぞれ出合うま
で、チャンネル５０および５２に沿ってシフトされる。
トッパ領域を有するＣＣＤシフト・レジスタ・ステージ
、すなわちステージ７２および７４にそれぞれ出合うま
で、チャンネル５０および５２に沿ってシフトされる。
ステージ７２０チヤンネル・ストッパは、ステージ７２
を第１のチャンネル領域７６と第２のチャンネル領域７
８に分割する。ステージ７２０チヤンネル領域において
、チャンネル領域７６の部分はα、チャンネル領域７８
の部分はβと表示されている。同様に、チャンネル５２
のステージ７４は第１のチャンネル領域８０の部分βと
第２のチャンネル領域８２０部分αに分割されている。
を第１のチャンネル領域７６と第２のチャンネル領域７
８に分割する。ステージ７２０チヤンネル領域において
、チャンネル領域７６の部分はα、チャンネル領域７８
の部分はβと表示されている。同様に、チャンネル５２
のステージ７４は第１のチャンネル領域８０の部分βと
第２のチャンネル領域８２０部分αに分割されている。
第５図のｎｌ 領域８４は、第６図の１ 領域６６と同
様に動作し、転送ゲー） ８６ （ＴＧｌ）が開いてい
るときはチャンネル領域７８から電子電荷を放電し、転
送ゲー） ８ Ｂ （ＴＧ２）が開いているときはチャ
ンネル領域８２かも電子電荷を放電する。転送ゲート８
６および８８は適切な時刻にゲート信号（図示せず）に
よって開かれる。チャンネル領域７８および８２の領域
を各々のシフト・サイクル中に確実に１回放電させるに
は、転送ゲート８６および８８がチャンネル５０および
５２の各々のクロック・サイクル中に少なくとも１回開
かれなげればならない。また、転送ゲート８６および８
８が同時に開かれないことが望ましい。
様に動作し、転送ゲー） ８６ （ＴＧｌ）が開いてい
るときはチャンネル領域７８から電子電荷を放電し、転
送ゲー） ８ Ｂ （ＴＧ２）が開いているときはチャ
ンネル領域８２かも電子電荷を放電する。転送ゲート８
６および８８は適切な時刻にゲート信号（図示せず）に
よって開かれる。チャンネル領域７８および８２の領域
を各々のシフト・サイクル中に確実に１回放電させるに
は、転送ゲート８６および８８がチャンネル５０および
５２の各々のクロック・サイクル中に少なくとも１回開
かれなげればならない。また、転送ゲート８６および８
８が同時に開かれないことが望ましい。
チャンネル領域７６によって次のＣＣＤステージに送ら
れる電荷は、 ＱＡ（α／（α＋β）） であり、チャンネル領域８０によって次のＣＣＤステー
ジに送られる電荷は、 ＱＢ（β／（α＋β）） である。そして、これらの２つの信号はＣＣＤステージ
、すなわちステージ９０で合同され、電荷信号： ＱｏＵＴ−Ｑｂｉａ３（α＋β）＋Ｑ８．ｇ（α−β）
が得られる。α＋β−１であるから、もしαとβの値が
（α−β）−Ｗになるように選択されれば、前記等式は
、 （１１） ＱＯＵＴ−Ｑｂｉａｓ十ＷＱｓｉｇ と書き直すことができる。
れる電荷は、 ＱＡ（α／（α＋β）） であり、チャンネル領域８０によって次のＣＣＤステー
ジに送られる電荷は、 ＱＢ（β／（α＋β）） である。そして、これらの２つの信号はＣＣＤステージ
、すなわちステージ９０で合同され、電荷信号： ＱｏＵＴ−Ｑｂｉａ３（α＋β）＋Ｑ８．ｇ（α−β）
が得られる。α＋β−１であるから、もしαとβの値が
（α−β）−Ｗになるように選択されれば、前記等式は
、 （１１） ＱＯＵＴ−Ｑｂｉａｓ十ＷＱｓｉｇ と書き直すことができる。
もしαとβがβ〉αになるように選択されれば、Ｗは負
になる。
になる。
このように出力Ｑ。ＵＴは、入力アナログ信号と係数Ｗ
の積に一定のバイアスを加えたものに等しい。第６図の
重み付けおよび合計の回路からの出力信号Ｑ は、ゲー
トＧｉｎ および転送ゲート９２（ＴＧ６）を介して供
給され、ステージ９０で信号Ｑ。ＵＴと合同され、次の
ＣＣＤステージ、すなわちステージ９４へ転送される電
荷ＱＴは：ＱＴ ” Ｑａ−ＱＣ３＋Ｑｂｉａｓ によって与えられる。
の積に一定のバイアスを加えたものに等しい。第６図の
重み付けおよび合計の回路からの出力信号Ｑ は、ゲー
トＧｉｎ および転送ゲート９２（ＴＧ６）を介して供
給され、ステージ９０で信号Ｑ。ＵＴと合同され、次の
ＣＣＤステージ、すなわちステージ９４へ転送される電
荷ＱＴは：ＱＴ ” Ｑａ−ＱＣ３＋Ｑｂｉａｓ によって与えられる。
そして出力構成は既知の方法で電荷ＱＴを検出し、バイ
アス電荷を取除いて所望の関数ＤＤに相当する電圧を生
じる。
アス電荷を取除いて所望の関数ＤＤに相当する電圧を生
じる。
以上の説明で分るように、本発明による構成は差動増幅
器を使用せずにラプラス演算子関数の実現を可能にする
。差動増幅器の代りに、電荷転送（１２） アナログ乗算器構成を、い（つかの簡単７’、ＣＭＯ８
ＦＥＴスイッチング素子と一緒に、単一のシリコン・チ
ップに実現して使用することができる。本発明による構
成を別々のハードウェアの多数の信号処理ユニットの代
りに使用し、データ取得およびイメージ処理装置のコス
ト・パフォーマンスをかなり改善することができる。
器を使用せずにラプラス演算子関数の実現を可能にする
。差動増幅器の代りに、電荷転送（１２） アナログ乗算器構成を、い（つかの簡単７’、ＣＭＯ８
ＦＥＴスイッチング素子と一緒に、単一のシリコン・チ
ップに実現して使用することができる。本発明による構
成を別々のハードウェアの多数の信号処理ユニットの代
りに使用し、データ取得およびイメージ処理装置のコス
ト・パフォーマンスをかなり改善することができる。
第１図はラプラス演算子関数の在来の実施例の概要図、
第２図は画素のマトリックスを含むイメージ面を表わす
図、 第６図は複数の画素信号を重み付けし、且つ合同するＣ
ＣＤ構造の平面図、 第４図はビデオ・シフト・レジスタからの９番目の画素
信号の非破壊的検出を示す概要図、第５図はラプラス演
算子関数を得るために、９番目の画素に負の重みを与え
、負に重み付げされた信号と第６図の回路部分からの出
力を合同するだめの、残りのＣＯＤ回路の平面図、 第６Ａ図および第６Ｂ図はそれぞれ第５図の４象限電荷
転送アナログ乗算器の各々のチャンネルの動作を示す波
形図および平面図である。 出願人 インタサ乃カル・ヒシネス・マシーンズ・コー
ボν−ション（１５）
図、 第６図は複数の画素信号を重み付けし、且つ合同するＣ
ＣＤ構造の平面図、 第４図はビデオ・シフト・レジスタからの９番目の画素
信号の非破壊的検出を示す概要図、第５図はラプラス演
算子関数を得るために、９番目の画素に負の重みを与え
、負に重み付げされた信号と第６図の回路部分からの出
力を合同するだめの、残りのＣＯＤ回路の平面図、 第６Ａ図および第６Ｂ図はそれぞれ第５図の４象限電荷
転送アナログ乗算器の各々のチャンネルの動作を示す波
形図および平面図である。 出願人 インタサ乃カル・ヒシネス・マシーンズ・コー
ボν−ション（１５）
Claims (1)
- 複数の入力を受取り、前記入力を処理してラプラス演算
子関数を生じさせる装置であって、前記装置が、前記入
力を受取って前記入力の各々に対して正および負の重み
付けを行ない、前記入力を合同して前記ラプラス演算子
関数を生じるＣＣＤシフト・レジスタ装置を含むことを
特徴とするラプラス演算子関数装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US509831 | 1983-06-29 | ||
| US06/509,831 US4568977A (en) | 1983-06-29 | 1983-06-29 | On-chip CCD realization of the Laplacian operator for image signal processing |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608985A true JPS608985A (ja) | 1985-01-17 |
| JPH023232B2 JPH023232B2 (ja) | 1990-01-22 |
Family
ID=24028260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026228A Granted JPS608985A (ja) | 1983-06-29 | 1984-02-16 | ラプラス演算装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4568977A (ja) |
| EP (1) | EP0130295B1 (ja) |
| JP (1) | JPS608985A (ja) |
| CA (1) | CA1204872A (ja) |
| DE (1) | DE3480314D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236632A (ja) * | 1985-03-29 | 1986-10-21 | Nippon Electric Glass Co Ltd | 生体用結晶化ガラス |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2572822B1 (fr) * | 1984-11-07 | 1986-12-26 | Anizan Paul | Dispositif analogique parallele de traitement local d'un signal bidimensionnel |
| US4965842A (en) * | 1986-07-22 | 1990-10-23 | Schlumberger Technologies, Inc. | Method and apparatus for measuring feature dimensions using controlled dark-field illumination |
| US4839726A (en) * | 1987-07-31 | 1989-06-13 | Fairchild Weston Systems, Inc. | Video enhancement method and system |
| FR2657207B1 (fr) * | 1990-01-16 | 1992-04-10 | Thomson Csf | Dispositif a transfert de charges a dynamique elargie. |
| US5041912A (en) * | 1990-01-18 | 1991-08-20 | International Business Machines Corporation | Averaging array for CCD imagers |
| US5854859A (en) * | 1996-12-27 | 1998-12-29 | Hewlett-Packard Company | Image sharpening filter providing variable sharpening dependent on pixel intensity |
| US6658551B1 (en) * | 2000-03-30 | 2003-12-02 | Agere Systems Inc. | Method and apparatus for identifying splittable packets in a multithreaded VLIW processor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4010319A (en) * | 1975-11-20 | 1977-03-01 | Rca Corporation | Smear reduction in ccd imagers |
| US4011442A (en) * | 1975-12-22 | 1977-03-08 | General Electric Company | Apparatus for sensing optical signals |
| US4011441A (en) * | 1975-12-22 | 1977-03-08 | General Electric Company | Solid state imaging apparatus |
| US4129887A (en) * | 1977-10-31 | 1978-12-12 | General Electric Company | Solid stage imaging apparatus |
| US4178614A (en) * | 1978-08-24 | 1979-12-11 | Rca Corporation | Readout of a densely packed CCD |
| US4264930A (en) * | 1979-12-10 | 1981-04-28 | International Business Machines Corporation | Charge coupled device incorporating Laplacian thresholding with TDI array |
| US4489390A (en) * | 1981-03-20 | 1984-12-18 | Massachusetts Institute Of Technology | Spatial filter system |
-
1983
- 1983-06-29 US US06/509,831 patent/US4568977A/en not_active Expired - Fee Related
-
1984
- 1984-02-16 JP JP59026228A patent/JPS608985A/ja active Granted
- 1984-04-13 EP EP84104126A patent/EP0130295B1/en not_active Expired
- 1984-04-13 DE DE8484104126T patent/DE3480314D1/de not_active Expired
- 1984-05-18 CA CA000454742A patent/CA1204872A/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61236632A (ja) * | 1985-03-29 | 1986-10-21 | Nippon Electric Glass Co Ltd | 生体用結晶化ガラス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0130295A3 (en) | 1987-08-19 |
| JPH023232B2 (ja) | 1990-01-22 |
| EP0130295A2 (en) | 1985-01-09 |
| DE3480314D1 (en) | 1989-11-30 |
| CA1204872A (en) | 1986-05-20 |
| EP0130295B1 (en) | 1989-10-25 |
| US4568977A (en) | 1986-02-04 |
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