JPS6089926A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6089926A JPS6089926A JP58181104A JP18110483A JPS6089926A JP S6089926 A JPS6089926 A JP S6089926A JP 58181104 A JP58181104 A JP 58181104A JP 18110483 A JP18110483 A JP 18110483A JP S6089926 A JPS6089926 A JP S6089926A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- wet etching
- pattern
- etching
- dry etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はウェットエツチングとドライエツチングを組み
あわせた半導体装置の製造方法に関する。
あわせた半導体装置の製造方法に関する。
半導体デバイスの微細化とともに、従来主流であった等
方的エツチング性質を持つウェットエツチングから、異
方的エツチング特性を持ち、加工精度が向上するドライ
エツチングへの転換が盛Ａ７になっている。
方的エツチング性質を持つウェットエツチングから、異
方的エツチング特性を持ち、加工精度が向上するドライ
エツチングへの転換が盛Ａ７になっている。
しかし、詳細な検討の結果、ドライエツチングは、気相
中での反応であるため、もともと反応活性種の濃度が低
く、ウェハーのエツチング面積の割合や、ウェハ一枚数
が多いと一一ディング効果尋と呼ばれる加工速度の劣化
が起る。また異方的な加工であるため、微小なレジスト
残渣があってもマスクとなってしまったり、器壁からの
汚染を受けやすい等という問題があった。さらに物理的
衝撃によるダメージの問題も無視できない等がわかって
きた。
中での反応であるため、もともと反応活性種の濃度が低
く、ウェハーのエツチング面積の割合や、ウェハ一枚数
が多いと一一ディング効果尋と呼ばれる加工速度の劣化
が起る。また異方的な加工であるため、微小なレジスト
残渣があってもマスクとなってしまったり、器壁からの
汚染を受けやすい等という問題があった。さらに物理的
衝撃によるダメージの問題も無視できない等がわかって
きた。
本発明の目的は、ウェットエツチングの特徴を有効に活
用して、超ＬＳＩ製造に適した新規な加工方法を提供す
るととＫある。
用して、超ＬＳＩ製造に適した新規な加工方法を提供す
るととＫある。
本発明によれば基板上に、加工対象物を堆積し。
その上に該加工対象物をドライエツチングするときマス
クとなる膜を堆積する工程と、所望パターンの輪郭を形
成するような堀形状のパターンを前記マスクとなる膜に
形成する工程と、ドライエツチングを行い、前記パター
ンを前記加工対象物に転写する工程と、前記加工対象物
をウェットエツチングするときマスクとなる膜を前記所
望のパターンを完全にカバーするよろに形成する工程と
。
クとなる膜を堆積する工程と、所望パターンの輪郭を形
成するような堀形状のパターンを前記マスクとなる膜に
形成する工程と、ドライエツチングを行い、前記パター
ンを前記加工対象物に転写する工程と、前記加工対象物
をウェットエツチングするときマスクとなる膜を前記所
望のパターンを完全にカバーするよろに形成する工程と
。
鞍膜をマスクにウェットエツチングで所望部分以外の加
工対象物を除去する工程とを具備することを特徴とした
半導体装置の製造方法が得られる。１本発明によると以
下のような特長が得られる。
工対象物を除去する工程とを具備することを特徴とした
半導体装置の製造方法が得られる。１本発明によると以
下のような特長が得られる。
第１の特長として、高加工精度のためのドライエツチン
グを行う面積部分が小さくできるため。
グを行う面積部分が小さくできるため。
ローディング効果なく所望の加工が行える。
第２の特長として所望パターン部周囲以外は。
ウェットエツチングにより除去するため、ダメージ、μ
ｍディング残渣の問題を取り除くことができる。
ｍディング残渣の問題を取り除くことができる。
以下１図面を用いて詳細な説明を行う。
第１図に示したごとく半導体基板１０１上に加工対象物
１０２１例えばＰｏ１ｙ−８ｉ膜、窒化膜。
１０２１例えばＰｏ１ｙ−８ｉ膜、窒化膜。
二酸化シリコン膜等を堆積し、その上にレジスト１０３
を堆積する。続いて、第２図に示したごとく所望パター
ン形状２０１が残るようにレジスト１０３の棚状パター
ン２０２ ｔｔｉ１１光形成する。ついで第３図に示し
たようにレジスト １０３のパターンをマスクとして棚
状部分の加工物対象物１０２を、ドライエツチングＶＣ
よって高精度に除去する。
を堆積する。続いて、第２図に示したごとく所望パター
ン形状２０１が残るようにレジスト１０３の棚状パター
ン２０２ ｔｔｉ１１光形成する。ついで第３図に示し
たようにレジスト １０３のパターンをマスクとして棚
状部分の加工物対象物１０２を、ドライエツチングＶＣ
よって高精度に除去する。
この場合将来除去する部分も棚状部分を除いてレジスト
１０３でマスクしであるため、除去する面積が小さく
、ｐ＋−ディング効果はぎわめて少くなっている。
１０３でマスクしであるため、除去する面積が小さく
、ｐ＋−ディング効果はぎわめて少くなっている。
ついでレジス） １０３を除去し、第４図４０１で示し
たごと（、前の工程で形成したパターン部分をレジスト
等のウェットエツチングに対して耐性のある膜で保瞳し
、その周囲をウェットエツチングで除去すると所望のパ
ターン形状５０１が第５図に示したように得られる。こ
のように加工対象物のうち殆んどの面積については、ウ
ェットエツチングで除去するため、余計な部分にダメー
ジを与えることもなく、残液の問題もぎわめて少いとい
５利点が得られる。
たごと（、前の工程で形成したパターン部分をレジスト
等のウェットエツチングに対して耐性のある膜で保瞳し
、その周囲をウェットエツチングで除去すると所望のパ
ターン形状５０１が第５図に示したように得られる。こ
のように加工対象物のうち殆んどの面積については、ウ
ェットエツチングで除去するため、余計な部分にダメー
ジを与えることもなく、残液の問題もぎわめて少いとい
５利点が得られる。
この例ではドライエツチングのマスクとしてレジスト
１０３を用いたが、何もこれに限る必要はなく、加工対
象物をドライエツチングするとき最も適した材質のマス
クを用いればよい。
１０３を用いたが、何もこれに限る必要はなく、加工対
象物をドライエツチングするとき最も適した材質のマス
クを用いればよい。
才た。棚状パターン２０２の幅は所望パターン５０１を
レジスト尋のマスク４０１でカバーする際の目合わせマ
ージンとして用いている。従って堀の面積は基板の全面
積に対して非常に小さくできる。
レジスト尋のマスク４０１でカバーする際の目合わせマ
ージンとして用いている。従って堀の面積は基板の全面
積に対して非常に小さくできる。
第１図から第５図は本発明のプロセスを説明するための
図で、第１図は概略断−拍図、第２図〜第５図は斜視概
略図である。図中の番号は以下のものを示す。 １０１ 半導体基板、１０２ 加工対象薄膜。 １０３ レジスト、２０１ 所望パターン形状のレジス
ト、２０２ 堀状のレジスト除去部。 ４０１ レジスト等のマスク。 ５０１ 所望拐質の所望パターン。 代理人弁理士内 原 晋 亭 ４ 図 ギ ５ 図 手続補正書（、ヨ） ５９．１２．−３ 昭和 年 月 日 ２、発明の名称 牛導体装置の製造方法３、補正をする
者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル（連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の特許請求の範囲の欄及び明細書の発明の詳細な
説明の欄 ６、補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第３頁第６行目に「完全にカバーするよう
に」とあるのを「完全にカバーし端部が前記堀形状内に
あるように」と補正する。 （３）明細書第３頁第１６行目に１０−デイング残査の
問題を取り除くことができる。」とあるのを［ローディ
ング効果及び残査の問題なく、かつエツチング液を選択
することによりドライエツチングでは実現困難な高選択
比のエツチングが可能となる。」と補正する。 （４）明細書第４頁第１１行目の後に次の文章を挿入す
る。［具体的エツチング条件としては、例えばＣＦ、と
Ｈ，の流量比を５対ｌで真空度約０．ＩＴｏｒｒで高周
波反応性エツチングを行うと電力密度０．２Ｗ／ｃｒＩ
Ｌ”で二酸化シリコン膜は約５００ ｋ／ｒｍでエラ（
１） チングされる。この場合、シリコン基板は約５Ｑ ＸＡ
ｍでエツチングされる。」 （５）明細書第４頁第１７行目の「示したように得られ
る。」に続いて「例えば緩衝系のＨＦによると熱酸化膜
の場合５００Ａ／ｍでエツチング除去されるのに対して
、Ｓｉは事実上まったくエツチングされない。」を挿入
する。 代理人弁理士 内照 ／”：’晋 １ ゛ ゛ 、 （２） 別 紙 特許請求の範囲 基板上に、加工対象物を堆積し、鷺の上に該加工対象物
をドライエツチングするときマスクとなる膜を堆積する
工程と、所望パターンの輪郭を形成するような棚形状の
パターンを前記マスクとなる膜に形成する工程と、ドラ
イエツチングを行い前記パターンを前ｄピ加工対象物に
転写する工程と、前記加工対象物をウェットエツチング
するときマスクとなる膜を前記所望のパターンを完全に
カバーし端部が前記堀形状内にあるように形成する工程
と、層膜をマスクにウェットエツチングで所望部分以外
の加工対象物を除去する工程とを具備することを特徴と
した半導体装置の製造方法。 、−−Ｔ゛′ Ｉ′ （３）
図で、第１図は概略断−拍図、第２図〜第５図は斜視概
略図である。図中の番号は以下のものを示す。 １０１ 半導体基板、１０２ 加工対象薄膜。 １０３ レジスト、２０１ 所望パターン形状のレジス
ト、２０２ 堀状のレジスト除去部。 ４０１ レジスト等のマスク。 ５０１ 所望拐質の所望パターン。 代理人弁理士内 原 晋 亭 ４ 図 ギ ５ 図 手続補正書（、ヨ） ５９．１２．−３ 昭和 年 月 日 ２、発明の名称 牛導体装置の製造方法３、補正をする
者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三田ビ
ル（連絡先 日本電気株式会社特許部） ５、補正の対象 明細書の特許請求の範囲の欄及び明細書の発明の詳細な
説明の欄 ６、補正の内容 （１）特許請求の範囲を別紙のとおり補正する。 （２）明細書第３頁第６行目に「完全にカバーするよう
に」とあるのを「完全にカバーし端部が前記堀形状内に
あるように」と補正する。 （３）明細書第３頁第１６行目に１０−デイング残査の
問題を取り除くことができる。」とあるのを［ローディ
ング効果及び残査の問題なく、かつエツチング液を選択
することによりドライエツチングでは実現困難な高選択
比のエツチングが可能となる。」と補正する。 （４）明細書第４頁第１１行目の後に次の文章を挿入す
る。［具体的エツチング条件としては、例えばＣＦ、と
Ｈ，の流量比を５対ｌで真空度約０．ＩＴｏｒｒで高周
波反応性エツチングを行うと電力密度０．２Ｗ／ｃｒＩ
Ｌ”で二酸化シリコン膜は約５００ ｋ／ｒｍでエラ（
１） チングされる。この場合、シリコン基板は約５Ｑ ＸＡ
ｍでエツチングされる。」 （５）明細書第４頁第１７行目の「示したように得られ
る。」に続いて「例えば緩衝系のＨＦによると熱酸化膜
の場合５００Ａ／ｍでエツチング除去されるのに対して
、Ｓｉは事実上まったくエツチングされない。」を挿入
する。 代理人弁理士 内照 ／”：’晋 １ ゛ ゛ 、 （２） 別 紙 特許請求の範囲 基板上に、加工対象物を堆積し、鷺の上に該加工対象物
をドライエツチングするときマスクとなる膜を堆積する
工程と、所望パターンの輪郭を形成するような棚形状の
パターンを前記マスクとなる膜に形成する工程と、ドラ
イエツチングを行い前記パターンを前ｄピ加工対象物に
転写する工程と、前記加工対象物をウェットエツチング
するときマスクとなる膜を前記所望のパターンを完全に
カバーし端部が前記堀形状内にあるように形成する工程
と、層膜をマスクにウェットエツチングで所望部分以外
の加工対象物を除去する工程とを具備することを特徴と
した半導体装置の製造方法。 、−−Ｔ゛′ Ｉ′ （３）
Claims (1)
- 基板上に、加工対象物を堆積し、せの土に骸加工対象物
をドライエツチングするときマスクとなる膜を堆積する
工程と、所望パターンの輪郭を形る工程と、層膜をマス
クにウェットエツチングで所望部分以外の加工対象物を
除去する工程とを具備することを特徴とした半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181104A JPS6089926A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58181104A JPS6089926A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089926A true JPS6089926A (ja) | 1985-05-20 |
Family
ID=16094910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58181104A Pending JPS6089926A (ja) | 1983-09-29 | 1983-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089926A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328860A (en) * | 1991-05-09 | 1994-07-12 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418279A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Pattern formation method |
| JPS57128927A (en) * | 1981-02-02 | 1982-08-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
-
1983
- 1983-09-29 JP JP58181104A patent/JPS6089926A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5418279A (en) * | 1977-07-11 | 1979-02-10 | Nec Corp | Pattern formation method |
| JPS57128927A (en) * | 1981-02-02 | 1982-08-10 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328860A (en) * | 1991-05-09 | 1994-07-12 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
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