JPS6089965A

JPS6089965A - 半導体記憶装置

Info

Publication number: JPS6089965A
Application number: JP59137150A
Authority: JP
Inventors: Norimasa Yasui; 安井　徳政; Shinji Shimizu; 真二清水; Kotaro Nishimura; 光太郎西村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-07-04
Filing date: 1984-07-04
Publication date: 1985-05-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は半導体装置に関し、特にＭＩ　５ＦＥＴ型半導
体装置によって構成したＦｌｉｐ−Ｆｌｏｐ型の半導体
記憶装置に向けられた発明である。

半導体メモリデバイスとして、４つのＭＩＳＦＥＴより
成る７リツプフロツプ型のダイナミックメモリ方式の半
導体メモリデバイスが米国特許第３．５４１，５３０号
によって知られている。このダイナミックメモリ方式の
半導体記憶装置は常に電源から電流を流して情報を保持
するものではないため無駄な消費電力が生じない。また
、メモリセルの面積も小さく出来る。しかしながら、リ
ークによって記憶情報が消失するので定期的にリフレッ
シュを行う必要がある。このため、複雑なリフレッシュ
の周辺回路が必要となる。

一方、スタチックメモリ方式の半導体メモリデバイスに
おいては、負荷用ＭＩＳＦＥＴと駆動用ＭＩ　５ＦＥＴ
とから成る２つのインバータ回路がクロスカップルされ
て成るフリップフロップ型のメモリデバイスが米国特許
第３，５６０，７６４号によって知られている。この種
のメモリデバイスは上述したダイナミックメモリ方式の
半導体メモリデバイスで用いられるリフレッシュ回路が
不要である。しかしながら、消費電力が太きい。この消
費電力を小さくするためにはメモリデバイスの負荷用Ｍ
ＩＳＦＥＴにおけるチャンネル導電率β（チャンネル幅
Ｗ／チャンネル長形）を小さくすることが必要である。

その結果として、チャンネル長形を長くせざるを得ない
。したがって、負荷用ＭＩＳＦＥＴのサイズが大きくな
り、集積密度が悪くなるという問題が生じる。そこで、
負荷手段を小さくし、集積密度を向上させるために、負
荷用ＭＩＳＦＥＴに代わり、イオン打込みによって高抵
抗とした多結晶シリコンを負荷手段とすることが特開昭
５０−１１６４４号公報によって知られている。しかし
ながらメモリセルの占有面積をダイナミックメモリ方式
のメモリセルの占有面積はど小さくすることは困難であ
る。

したがって５ダイナミ・ツクメモリ方式のメモリデバイ
ス程度に集積密度を小さくし、かつリフレッシュが容易
なメモリデバイスが望まれた。

本発明の目的は、新規な構成の半導体記憶装置を提供す
ることにある。

以下余白本願発明の目的、特徴、効果は図面にもとづいた以下の
望會しい実施例の説明から明らかに理解されるであろう
。

第１図におい℃、一点鎖線で示す部分１は半導体基板表面に基板と逆導電
減の不純物を選択拡散することにより形成した拡散層、
破線で示す部分２ａ、２ｂ、２ｃは多結晶シリコン１−
で、２ａが電源ライン（ＶＤＤＬｌｎｅ）、２ｂが伝送
用ＦＥＴＱｍ　、Ｑ４の一端、駆動用Ｆ　Ｅ　Ｔ　Ｑ　
ｌ−Ｑ　＊のソースと駆動用ＦＥＴＱ＝　、Ｑａのゲー
トと負荷抵抗Ｒ，、Ｒ，とを接続するライン、２Ｃがワ
ードライン（Ｗｏｒｄ　Ｌｉｎｅ）である。３ａ、３ｂ
は負荷用抵抗Ｒ，、Ｒ，を構成する多結晶シリコン層で
３ａがＲ，，３ｂがＲ１である。これは上記多結晶シリ
コン層２ａ　、　２ｂと一体に形成され【いるが、それ
よりも不純物濃度が低く高比抵抗となっている。

５ａ、５ｂ、５ｃはアルミニウム電極配置１ｉ！膜で、
５ａがトルーディジットライン（ｄ　Ｌｌｎｅ）、５ｂ
が接地ライン（ＧＮＤ　Ｌｉｎｅ）　、　５　ｃがバー
ディジットライン（ｄ　Ｌｉｎｅ）である、６ａ、６ｂ
は伝送用ＦＥＴＱａ　、Ｑａの他端部を構成する拡散層
と電極配線部とのコンタクト部分、２点偵繍で示す部分
７ｍ、７ｂは駆動用Ｆ　Ｅ　Ｔ　Ｑ　＋　、Ｑｔのシリ
コンゲートと伝送用Ｆ　Ｅ　Ｔ　Ｑｓ　、Ｑ４の一端部
を構成する拡散層とのコンタクｌ一部分であり、多結晶
シリコンｊ碕によって直接拡散層にコンタクトされてい
る部分である。この部分のコンタクト技術をダイレクト
コンタクトと称している。

第２図は第１図に示す半導体メモリデバイス（メモリセ
、ＩＩ／）　ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｒｎｅｍｏ
ｒｙ　ｄｅｖｉｃｅ（ｍｅｍｏｒｙ　ｃｅｌｌ）の回路
図である。同図において、破線枠内に示す部分はすべて
同時に形成された多結晶シリコンノーより成っている。

すなわち、電源電圧を印加するための電源電圧ライン（
ＶＤＤ　Ａ１ｎ５）も、外部引き出しリードとの接続の
ためのワイヤーをボンディングする部分（ｗｉｒｅ　ｂ
ｏｎｄｉｎｇ　ｐａｄ）以外はすべて多結晶シリコン層
より成っている。

Ｊｕｎｃｔｕｒｅｓ　Ｄａ　、　Ｄｂはそれぞれ第１図
に示すダイレクトコンタクト部７　ａ　、　７１）であ
る。

第３図は第１図のメモリセルが４個配列されたレイアウ
ト図である。図において、破線で示したのが多結晶クリ
コンノー１実線で示したのがアルミニウム（んり配線Ｊ
−１２点鎖線で示したのがダイレクトコンタクト部であ
る。拡散領域は図を簡単化するため省略した。さらに図
において、ＣＩＩ＊Ｃ１，は第１のメモリセルにおける
拡散層とＭより成るデジットラインのコンタクト部で他
のメモリセル（図示せず）ＩＣおけるコンタクトを共用
している。同４）ＡＫ％　Ｃ１ｌ　ｐ　Ｃｗｔは第２の
メモリセルにおけるコンタクト部ｓ　Ｃａｌ　ｐ　ｃａ
ｍはＩＡ３のメモリセルにおけるコンタクト部そし”’
Ｃ１Ｃ４１ｔ　Ｃ４ｍは第４のメモリセ〃におけるコン
タクト部であり、これらもそれぞれ他のメモリセル（図
示せず）のコンタクトを共用している。Ａｔとのコンタ
クトは、デジットラインに対しては２１１ｉ１とも他の
メモリセルに対して共用していることになるから、１つ
のメモリセルから見れば実質的に１個ですみ、また、　
Ｇ、　、　Ｇ、　、　Ｇｌ、Ｇ４はそれぞれ第１、第２
、第３、ｉ！！４のメモリセルにおける接地ラインと拡
散層（ソース領域）とのコンタクト部である。接地ライ
ンとのコンタクトは１つのメモリセルに対して１個必要
であるから、結果として１つのメモリセルに対しては２
個ですむ。Ｉｔ、、Ｉｔ。

は第１のメモリセルの負荷抵抗、Ｉ’ｔ、、Ｒ４は第２
のメモリセルの負荷抵抗、　ｎ、　、　ｒｔ６は誇３の
メモリセルの負荷抵抗、そして、Ｒ，、ＴＬ、は第４の
メモリセルの負荷抵抗を示す。４つのメモリセルの配列
について見れば図から明らかなように、Ｃ□、Ｃ□、Ｇ
Ｗ　＊　Ｒａ　ｔ　Ｒ４で示した第２のメモリセルはｃ
、、、Ｃ，、、ａ、、ｒｔ、、ｎ、で示した第１のメモ
リセルを横にシフトした状態で配列される。また、ｃｓ
ｔ　＊　Ｃ８！　＊　Ｇｌ　ｗ　丁ｔ、　、ｌ’ｔ、で
示した第３のメモリセルは第１０メそりセルを点″′Ａ
”を中心として１８０″回転した状態で配列される。さ
らに、ＣａＩ？　Ｃａｔ　ｔ　Ｇ４　＊　Ｒｖ　＊　Ｒ
ａで示した第４のメモリセルは第３のメモリセルな横に
シフトした状態で配列される。このような４つのメモリ
セルは、さらにＬｓ−Ｌ＋稼およびＬ２Ｌｍ線を線対称
として縦方向（又は列方向）に配列される。また、横方
向（又は行方向）罠はそのままシフト（８旧ｆｔ）　し
た状態に配列されメモリマトリクスを構成する。

次に、メモリセル内のＭＩＳＦＥＴ部と負荷抵抗部につ
いて説明する。

ＭＪＡ図はＭＩＳＦＥＴであり、特ニ多Ｉ−配線化しゃ
すいＬ　ＯＣＯＳ　（Ｌｏｃａｌ　０ｘｉｄａｔｉｏｎ
　ｏｆ８ｉ１ｉｃｏｎ）構造を示す。１は拡散層、８ａ
は半導体表面バッジベージ璽ン用８１０．膜、８ｂはゲ
ート絶縁膜、９は半導体基板である。

また、第４Ｂ図は負荷用多結晶シリコンノ一部分を示す
。２ａ、２ｂ、２ｃは低抵抗の多結晶シリコン肩部で配
線として用いられ、３ａは高抵抗の多結晶シリコン肩部
で負荷抵抗として用いられる。

４は、ＣＶ　Ｄ　−Ｓ　ｉＯ，膜である。図は、不純物
が多結晶シリコン層に導入した直後を示す。

記憶情報を保持するためには、負荷手段な通じてどの程
度の電流を供給すればよいかについて示すのが第５Ａ図
（室温２５℃の場合）と４５８図（７０℃の場合）であ
る。とれは、２つのメモリセルにおける保持電流１１）
Ｍと印加電圧Ｖ叱との相関図を４つのサンプ／ｌ／ａ、
ｂ、ｃ、ｄについて示す。保持電流ＩＤＭおよび印加電
圧Ｍｌ）Ｍは、それぞれ第２図に示された１！源寛圧ラ
イン（ＶＤＤ　Ｌｉｎｅ）に流れる電流およびそのライ
ンに供給される電圧である。

この図からも明らか請求ように、定温２５℃の場合、も
っとも大きな保持′Ｍｔ流が必要とするサンプルａにお
いても電源電圧ＶＤＤが１２Ｖの場合はメモリセル当り
約５　Ｘ　１０’″８人でル）す、これによって情報保
持が可能である。したがって、１メそりセル当りの消費
′成力は０．６Ｘ１０−６Ｗ（０，６μＷ）ですむ。

なお、デバイスの温度が高くなると情報保持に必要な電
流は大きくなる。なぜならば、接合を通じてリークする
電流が温度上昇とともに大きくなるからである。第５Ｂ
ＩＷは第５Ａ図にオｄけると同じサンプル”　ｓ　ｂ　
ｐ　Ｃ＊　ｄＫついて必要な保持電流を示すもので、両
図を比較すれば上述のことが明らかとなる。

ところで、温度上昇によってリーク電流が大きくなるが
、本発明によれば負荷手段として用いた多結晶シリコン
層の比抵抗が温度上昇によって低くなるので、リーク′
ｒＩｔ流の増大に伴って供給電流が増大し、温度上昇に
よって情報保持が不能になるというおそれはない。

なお、多結晶シリコン層の負荷手段を構成する部分の抵
抗は例えばイオン打込みによる不純物の打込量の調節に
よりて行う。第６図はイオン打込量と抵抗値Ｒｏ　との
相関関係を示す相関図である。

イオン打込量が１０１シー以下においてはＩＱＩＯΩ／
口と抵抗値は略一定の値となり、抵抗値の制御が容易で
ある。もつとも、保持電流が大きい場合は抵抗値を下げ
るためイオン打込量を増大させることが必要であること
はいうまでもない。

次に、＠Ｌ図に示した本発明のメモリセル（ｍｓ−ｍａ
ｒｙ　ｃａｌｌ）を得る方法を第７人乃至７Ｂ図および
ｔＩｆＪＢＡ図乃至８８図を用いて説明する。

（１）比抵抗８〜２００圀を有する半導体基板を用意し
、この基板表面に厚さ１μの熱酸化膜を形成する。

（２）ＭＩＳＦＥＴが形成されるべき部分の半導体基板
表面を露出するために熱酸化膜を選択的にエツチングす
る。

（３）シかる後、露出した半導体基８Ｊｉ表面に厚さ７
５０〜１００ＯＡのゲート酸化膜（Ｓｉｎ、　）　１２
を形成する。（第７Ａ図、第８Ａ図参照）（４）多結晶
シリコン層と直接コンタクトを取るべき部分のゲート酸
化膜１２を選択的にエツチングし、ダイレクトコンタク
ト穴１３．１４を形成する。（ｇＴＢ図、第８Ｂ図参照
）（５）酸化膜１１、ゲー）［化膜１２、コンタクト穴１
３．Ｉ４を有する半導体基板ＩＯ主表面全体にシリコン
をＣＶＤ　（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏ
ｓｉ−ｔｉｏｎ）法によりデポジットし、１９さ３００
０〜５０００Ａｆ）渋結晶シリコン層を形成する。

（６）斜結晶シリコン層１４を選択的にエツチングする
。そして、残された多結晶シリコンＭ１４をマスクとし
℃ゲート酸化膜１２を選択的にエツチングする。（第７
Ｃ図、第８Ｃ図参照）（７）半導体基板１０主表面全体
にＣＶＤ法番でよりＣＶＤ−８ｉＯ，膜を２０００〜３
０００　ＡＩＯ厚さにデポジットする。

（８）抵抗体とすべき多結晶シリ；ン層上のみ上記ＣＶ
Ｄ−８ｉｎ、膜１５を選択的に残す。

（９）　多結晶シリコン層をマスクとして半導体基板１
０内にリンを拡散し、不純物浸度１０ｔＯａｔｏｍｓ／
ｄのソース領域１６およびドレイン領域１７を形成する
。この時、多結晶シリロン層内にも不純物が導入されて
ゲート電極１Ｂ、ダイレクトコンタクト７　ｂ、　Ｗｏ
ｒｄ　１ｉｎｅ　２０およびＶＤＤ　１ｉｎｅ２１を形
成する。（第７Ｄ図、第８Ｄ図参照）（１Ｇ　上記ｃＶ
Ｄ−８１０，ｗＸｌ　Ｂを除去し、半導体基板１０主表
面全体Ｋ　Ｐ　８　Ｇ　（Ｐｈｏｓｐｂｏ−８ｉＩｉｃ
ａｔｅ−Ｇｌａｓｓ　）　ｌ［２０を７０００〜９００
０人の厚さに形成する。

Ｑｌ）　Ｌかる後、ｈｔを半導体基板１０主表面に全面
蒸着し、厚さ１μのＡ４７１ｇ２１を形成する、住り　
上記ＡｔＩＩＫを選択的にエツチングし、接地ライン（
ｇｒｏｕｎｄ　１ｌｎｅ）　２２、およびｄｉｇｉｔ　
１ｉｎｅｓ２３．２４を形成する。（４７１図、第８Ｅ
図参照）以上、本発明のメモリセルな得る方法を説明したがこの
方法において、以下の変更が可能である。

（ａ）　負荷抵抗Ｒ，、Ｉｔ、の抵抗値を調整するため
、第６図の関係より上記工程（５）の後、多結晶シリコ
ン／ａｉｌＪ内に不純物のイオン打込みが成される。

（ｂ）　工’ＰＡ（ｅ）ｆ）後ＫＣＶＤ−８ＩＯ，膜１
５を形成したが、ゲート酸化膜１２を残したまま半導体
基板１０主表［全体ＶＣＣＶ　Ｄ　−５ｉｆｔ　Ｐａ　
１５　ヲ形成してもよい。この場合、第８Ｃ図のＳで示
したように酸化［１１と多結晶シリコン層１４０段差が
大きくならず、ＣＶＤ−８１０，１ｉ４１　Ｂ（１’）
被着状ａが良い。

（ｃ）　ＣＶＤ−８ｉｎ、膜１５のように外部から被着
する方法を取らず、多結晶シリコン層１４表面を熱酸化
し、多結晶シリコン層１４に形成された熱酸化膜なマス
クとしてもよい。特にこの場合には、多結晶シリコン層
の側面を充分覆うことができるから、不純物の導入を充
分防ぐことができる。

（ｄ）　本発明のメモリセルは多層配線を成すため平坦
化の計れる第４Ａ図のようなＬＯＣＯ８４１１ｊ造とす
るのが好適である。ＬＯＣＯ８構造の実施例については
後述される。

（ｅ）　抵抗体を形成すべき部分の多結晶シリコン層を
覆うための膜はＣＶＤ−８ｉＯ，膜にかぎらずＳｔ、Ｎ
、膜の絶縁膜でもよい。

次に、相補ｍＭＩｓ渥半導体記憶装置において、負荷手
段として高抵抗多結晶シリコン層を用いスイッチ手段と
して単一の導電瓜のＭＩＳＦＥＴを用いたフリップフロ
ップにより各メモリセルを構成し、相補凰ＭＩＳａＪ回
路により周辺回路を構成した場合の実施例につい℃説明
する。

第９図は周辺回路にＣＭＩＳ（相補ｍＭＩｓ）回路を用
いた基本的な回路図を示す。

１はメそリセルで、Ｎチャンネ／Ｌ／ＭＩｓＦＥＴＭ、
−Ｍ、及び高抵抗Ｒ，、Ｒ，により構成される。すなわ
ち、ＮチャンネルＭＩＳＦＥＴＭ、　と高抵抗Ｒ２とに
よって一つのインバータが構成され、ＮチャンネルＭＩ
ＳＦＥＴＭ、と高抵抗Ｒ３とＫよって他のインバータが
構成される。そしてこの二つのインバータを相互にたす
きがゆ接続（クロスカップル）することによりメモリセ
ルの主要部をなすフリップ７四ツブが構成される。

Ｍ、、Ｍａはプレチャージ用回路ＰＣを構成するＰチャ
ンネルｆｆ１Ｍｌ５ＦＥＴで、ダイナミックな動作をさ
せるためプリチャージ用トランジスタとしての機能を果
す。

Ｍ、〜Ｍ１゜はセンスアンプＳＡを構成するためのＭＩ
ＳＦＥＴで、Ｍ、、Ｍ、はＰチャンネＡ／　ＭＩ　Ｓ　
Ｆ　ＥＴ、　Ｍａ　＃　Ｍ、、ハｐチャンネｙＭＩ　Ｓ
　ＦＥＴである。Ｍ、ロ家スイッチング用Ｐチャンネル
ＭＩ　５ＦＥＴである。

一対のデータｄＬ＋　ｌ　Ａ！は上記センスアンプＳＡ
に接続され、Ｌ、’　、　Ｌ、’は図示しないがデータ
入力回路の出力が接続される。

この回路においてＭＩＳＦＥＴＭ、、Ｍ、はチップ選択
信号σπの低レベル、冒レベルに応じオンオフする。Ｍ
ｘ　ＳＦＥＴＭ、、ＭａのオンによりデータｆａｔＩｍ
　’意に付随する；ンデンサ（図示しない）に充電が行
われる。ＭＩＳＦＥＴＭ８゜Ｍ４はワード信号の高レベ
ルによりオン状態となる。センスアンプＳＡはクロック
信号φが高レベルとなりＭＩＳＦＥＴＭ、、がオン状態
となることにより動作可能状態となる。

メモリセルからのデータの読み出しにおいては、チップ
選択信号ＣＥの高レベルの期間圧ワード信号を高レベル
とすることにより、ＭＩＳＦＥＴＭ、、Ｍ、がオン状態
となりメモリセルの内容によつてデータｋｌＡｔｒ　ｙ
　’＊の状態が設定される。

その後にクロック信号φが高レベルとなることによりセ
ンスアンプＳＡが動作可能状態となり、このセンスアン
プ８人はデータ線の状態に対応し【増幅動作を行う。

メモリセルへのデータの書き込みはデータ線ｔＩ　＃　
ｚ、の状態を設定した状態でワード信号を高レベルとす
ることにより行われる。

以上の如く、ＣＭＩ８ｍ半導体メモリデバイス（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ）
においては、メモリセルの駆動手段としてＮチャンネル
ＭＩＳＦＥＴが用いられ、負荷手段としてＰチャンネル
ＭＩＳＦＥＴでなく、高抵抗のポリシリコンが用いられ
、メモリセル周辺回路は通常のＣＭＩＳ型回路型用路ら
れている。

次に、かかるＣＭＩＳ型半導体メモリ装置（Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ　）よ
り成る具体的実施例を以下に述べる。

第１０図は、４にビットのＣＭＯＳスタチックＲＡＭの
ブロックダイアグラムである。図において、Ａ０〜ＡＩ
ｌは外部からのアドレス（１号が供給される端子、ＤＩ
Ｎ、Ｄｏｕｔはそれぞれ入力端子および出力端子、Ｗ丁
はライトエナブル信＠端子そしてＣＥはチップエナプル
信号端子を示す。５０〜６１はアドレスバッファ回路、
６２は入力パッファ回路、６３はライトエナブルバッフ
ァ回路、６４はチップエナプル回路、６５は出力バッフ
ァ回路、６６はＴＬｏｗデコーダ回路、６７はクロック
発生回路、６８はメモリセルマトリクス（ｍｅｍｏ　ｒ
　ｙｃｅｌｌ　ｍａｔｒｉｘ）でｒｏｗに６４個、ｃｏ
ｌｕｍｎに６４個のセルが存在している。６９はｃ　ｏ
　ｌ　ｕｍｎ入出力回路、７０はｃｏｌｕｍｎデコーダ
回路を示す。

次に、第１０図で示された各々の回路部を具体的に説明
する。

第１１図は、第１０図におけるロウデコーダ回路（ｒｏ
ｗ　ｄｅｃｏｄｅｒ　ｃｉｒｃｕｉｔ　）　６６、クロ
ック発生回路（ｃｌｏｃｋ　ｇｅｎｅｒａｔｏｒ　ｃｉ
ｒｃｕ目）６７、メモリセ／Ｌｚ？トリクス回路（ｍｅ
ｍｏｒｙ　ｃｅｌｌ　ｍａｔｒｉｘｃｉｒｃｕ目）６８
、カラム入出力回路およびカラムデコーダ回路（ｃｏｌ
ｕｍｎ　ｄｅｃｏｄｅｒ　ｃｌｒｃｕｌｔ）　７０の詳
細を示す回路図である。図において、ＲＤＩ。

ＲＤ２・・・・・・は、列アドレスデコーダ回路　（ｒ
ｏｗａｄｄｒｅｓｓ　ｄｅｃｏｄｅｒ　ｃｉｒｃｕｉｔ
）であり、スピードアップを計るためにメモリセルマト
リクスの中央すなわち、カラムの３２番目と３３番目の
間に存在している。ＬＤＩ・・・・・・ＬＤＩ５．ＬＤ
Ｉ６はカラムアドレスデコーダ回路（ｃｏｌｕｍｎ　ａ
ｄｄｒｅｓ＠ｄｅ−ｃｏｄｅｒ　ｃｉｒｃｕｉｔ　）で
ある。このカラムアドレスデコーダ回路からは互いに真
（ｔｒｕｅ）、偽（ｂａｒ）の２つのアドレス出力信号
を出す。そのため、ＬＤＩからはアドレス出力端子Ｙ、
、Ｙ、　、ＬＤ２からアドレス出力端子Ｙｓ　ｒ　Ｙ４
　、Ｌ　Ｔ）　１５からアドレス出力端子Ｙ□、Ｙ３．
そしてＬＤＩ６からアドレス出力端子Ｙ、、、Ｙ、、が
引き出される。このアドレス出力端子にはそれぞれデコ
ーダドライバ回路（Ｄ＋　、Ｄｓ・・・Ｄ、ｏ、Ｄヤ）
が接続される。

このデコーダドライバ回路からは２つのアドレス出力信
号を出す。従って、３２個のデコーダドライバ回路によ
って、縦列の１′ｔ＆地から６４番地まで選択できる。

そして、ａ５　、ａ５のアドレス制御（１号によって１
列だけ選ばれる。ＳＡ４　、ＳＡｓ　＋８Ａ６．　、　
ＳＡｔ、ｓはセンスアンプであり、記９図のセンスアン
プＳＡに対応する。Ｐ　Ｃｅ　、　Ｐ　Ｃａ　−Ｐ　Ｃ
ｅ＋−ＰＣ６３はプリチャージ用回路であり、第９図の
Ｍ、、Ｍ、のプリチャージ用トランジスタで構成され℃
いるプリチャージ用回路ＰＣに対応する。

そして、ＮチャンネルＭＩＳＦＥＴＭ＊。は第９図のＭ
目に対応するＯ尚、ＰチャンネルＭ　Ｉ　Ｓ　Ｆ　ＥＴ
Ｍ、、はプリチャージ用トランジスタであり、情報が定
まるまでセンスアンプラインＳＡＬを高（Ｈｌｇｈ）レ
ベル（ＶＣＣレベル）に保持し、センスアンプＳＡ、、
８Ａ６．Ｓ人。、、ＳＡ、、を動作しないようにする。

特に高レベルに保持するような手段を取った場合、外部
からのノイズによってこれらのセンスアンプが動作して
しまうことがない。

＠９図の場合、ＭＩＳＦＥＴＭ、、がＯＦＦの時、接合
点Ｊがフローティングになり、ノイズが入りやすい状態
となる。従って１．．１．の情報が決定されない状態で
動作する可能性がある。

次に、＠１１図に示した回路に入力される信号を得るた
めの具体的な回路が第１２図乃至第１９図に示す。

＠１２図は第１０図のチップエナブルバツファ回路６４
であって、外部からのチップエナプル信号ＣＥから内部
信号ＣＢ、、ＣＥ、、ＣＥ、。

ＣＥ、、φｙおよびＸを発生させる。尚、第１２図のス
イッチＳＷの状態はチップエナプル信号ＣＥが入力され
た時、各出力端子から図に示した信号を引き出す状態を
示している。

また、チップエナプル信号ＣＢ入力によって各出力端子
から図示した信号を引き出すには、スイッチＳＷの状態
を切換えればよい。かかるスイッチＳＷの切換えは通常
マスタースライスとして知られている技術により半導体
集積回路内の配線を若干変更することによりて実現され
る。

第１３図は、第１０図のライトエナブルノ（ソファ回路
６３であって、外部からのライトエナプル信号ＷＥから
内部信号φＢ　、ＷＥ　ｇφＷを発生させる。この場合
においても第１２図と同様ＣＢ。

正１の切換えをマスタースライスにより行って（・る。

第１４図は、第１０図のデータインノ（ソファ回路６２
であつ℃、外部からのデータ入力信号ＤＩＮから内部デ
ータ信号ｃｉｔｎ＊司Ｗを発生させる。

＠１５図は、第１０図のアドレスバッファ回路５１〜５
４であつ℃外部からのアドレス信号Ａ。

〜Ａ４から内部アドレス（Ｉ号ａＱ”’ａ４およびａＯ
””１１４を発生させる。

第１６図は、第１０図のアドレスバッファ回路５５．５
６であって、外部からのアドレス信号人３．Ａ６から内
部アドレス制御信号ａ＠、ａ＠。

および内部アドレス信号ａ６＋８６をそれぞれ発生させ
る。

第１７図は、第１０図のアドレスバッファ回路５７〜６
１であって、外部からのアドレス信号Ａ、〜Ａｌｌから
内部アドレス信号ａ、〜ａｔ＋およびａγ〜ａｌｌを発
生させる。

第１８図はタイミングパルス発生回路であって、内部ア
ドレス信号８０〜”１ｌｌａｏ〜鵡および内部信号ＣＥ
、から内部信号φＸ　ｔ　ｄ、ｔ　ｔ　ｄｘ＊を発生さ
せる。

第１９図は、タイミングパルス発生回路であって、内部
信号φアから内部信号４７２人ＩＩ　Ｔ　＜６．　ｔφ
Ｍを発生させる。

外部からの信号は第２０図乃至第２２図に示すタイミン
グチャートに示すように発生される。特に第２０図はリ
ードサイク）ｖ　（ｒｅａｄ　ｃｙｃｌｅ）　のタイミ
ングチャート、ｌ！ｇ２１図はライトサイクル（ｗｒｉ
ｔｅ　ｃｙｃｌｅ）のタイミングチャートそして第２２
図は１サイクルでリード（ｒｅａｄ　）およびライ）　
（ｗｒｉｔｅ）を行う場合のタイミングチャートを示す
。

第２０図乃至第２２図において、ｔＣはサイクル時間、
ｔＡＣはアクセス時間、ｔＣＥはチップイネーブル巾、
ｔｐはテップイネーブルプリチャージ時間、ｔｌＩはア
ドレス保持時間、ｔＡｓはアドレス−セットアツプ時間
、ｔＯＦＦはアクトプツト・バッファ遅延時間、ｔｗｓ
はライトイネーブル・セットアツプ時間、　ＩＩＨはイ
ンプットデータ保持時間、ｔＷＷはライトイネーブル巾
、ｔＭＯＤはモディファイ時間、ｔＷＰＬはＷＥ→ＣＥ
時間、ｔＤｓはインプットデータ・セットアツプ時１）
ｉｌ、ｔｗｉ＋はライトイネーブル保持時間、ｔＴは立
上り・立下り時間である。

次に、上述したＣＭＩｓ型牛導体猿置の装ｄ竜内的特徴
よびその製法忙ついて説明する。

第２２図はかかるＣ’ＭＩＳ渋半導体記憶装置の拗１面
図である。

１０３はＮｆｉ半導体基体、１０４はＰ型半導体ウェル
、１０５は厚イ８４０．　ｈＫ、１０６ハゲート絶縁膜
、１０７は多結晶シリコンゲート電極、１０８はゲート
電極と同時に形成された多結晶シリコン層で、部分的に
８ｉ０．　ＣＶＤ［１０９によりマスクされ、核部１０
８ａにおいて不純物のドープが阻止されて高抵抗のまま
とされている。かかる多結晶シリコン層１０８をメモリ
セルの負荷手段たる高抵抗体として用いるのである。１
１０はＰテヤンネ／Ｉ／ＭＩ’３ＦＥＴのソース、１１
１はＰチャンネルＭＩ８ＦＥＴのドレイン、１１２はＮ
チャンネルＭＩＳＦＥＴのソース、１１３はＮチャンネ
、ｕＭＩｓＦＥＴのドレイン、１１４は表面バッジベー
ジ璽ン用Ｐ８Ｇ膜、１１５はアルミニウム電極である。

第２４Ａ乃至第２４Ｊ図はかかる半導体記憶装置の製造
ｗＡ様を工１！順に示すものである。

（１）Ｎ”ｍ半導体基板１０３表面を酸化してＳｉｎ。

膜１０５を形成し、ウェルな形成すべき部分における８
１０．　ｆｆ１１０　Ｂをフォトエツチングにより除去
する。そして、その状態でウェルにイオン打込みをする
。１１６はフオトレジスト膜である。

（第２４Ａ図参照）（２）次いで、Ｐ型不純物を拡散してＰ型半導体ウェル
１０４を形成する。（第２４Ｂ図参照）（３）半導体表
面に形成された５ｉｆｔ　１１　ｉ　０５を除去し、次
に表面を薄く酸化して絶縁膜１１８を形成し、次いでナ
イトライド（ＳｉａＮ４）膜１１７を表面にデボジシロ
ンし、その後フォトレジスト膜１１６を形成する。そし
てこのフォトレジスト［１１６をマスクとして用いたナ
イトライド膜１１７をフォトエツチングする。（ｔ１％
　２４　Ｃ図参照）（４）さらに７オトレジス）［１１
６をフェル部以外の部分につける。その状態でイオン打
込みする。

（ｇ２４Ｄ図参照）（５）この状態で、上記ナイトライド膜１１７をマスク
として選択酸化して素子分陥用アイソレージ目ン膜を形
成し、さらにマスクとしく用いたナイトライド膜１１７
を除去する。そして、半導体基板１０３の裏面もエツチ
ングする。（第２４Ｅ図参照）（６）半導体表面を加熱酸化してゲート絶縁［１０６を
形成し、次いで、多結晶シリコンＭ１０７，１０８を形
成する。１０７はゲート電極を構成し、１０８はメモリ
セルの負荷手段となる高抵抗体を構成する。なお、多結
晶シリコン層１０７，１０８の形成後、薄くイオン打込
みして、高抵抗体の比抵抗を一定の値に制御する。（＃
ｇ２４Ｆ図参照）（７）半導体ウェル部上にマスク１１
９を形成する。

この状態で、Ｐチャンネ／Ｉ／ＭＩｓＦＥＴのソース。

ドレイン拡散用窓開部を設け、その窓開部を通じてＰ溢
不純物を拡散しソース１１０．ドレイン１１１を形成す
る。（第２４Ｇ図参照）（８）上記マスクを除去し、逆
にＰチャンネル部上をマスク１１９で被う。なおこのと
館、多結晶シリコン層１０８上の一部もマスクで被う。

高抵抗状態を維持するため不純物が拡散しないようにす
る必要性があるからである。（第２４ＩＩ図参照）この
状態で、ソース、ドレイン拡散用窓開部を設け、その窓
開部を通じてＮ型不純物を拡散し。

ノース１１２．ドレイン１１３を形成する。

（９）その後、ＰＳＧ膜１１４を形成する。このＰＳＧ
ｌ［１ｔ４をフォトエツチングして電極取出用窓開部を
形成する。（第２４Ｉ図参照）Ｑｌ　その後アルミニウ
ム電極を形成する。（第２４Ｊ図参照）以上、本発明を具体的な実施例に基づいて説明したが、
本発明によれば以下に述べられた効果が期待できる。

（ａ）　負荷手段として用いたポリシリコンからなる高
抵抗体の抵抗は、比抵抗が大きいので極めて小さい面積
でよく、またメモリセルにデータが一度書き込まれ、次
にリフレッシ具されるまでの間に書き込み情報たる電荷
がリークする分を補充するに光分な微小電流を供給でき
るような値にする。

例えば容易にＩＯＧΩ程度の抵抗値でよい。なお、リー
クはを主容量の接合を通じて流れる電流及び、ＯＦＦ状
態にあるＭＩ　５ＦＥＴを通じて流れるテーリング電流
により生じる。

これを補充する僅かな電流を負荷手段として用いられた
多結晶シリコン高抵抗体を通して↑＃報蓄積苧段（ｃａ
ｐａｃＨｏｒ）に流すことにより、Ｃｅ１ｌ内部ではリ
フレッシ具を定期的に行う必要がないスタチックメそり
方式で働く。

一方、セル外部では、第９図あるいは第１１図で示した
如くチップエナプル信号を用いてプリチャージ用回路（
ｐｃ　、ｐｃ、、ｐｃ４・・・・・・）を動作させるダ
イナミック的な動作が可能である。もちろん、必ずプリ
チャージ用回路を用いてクロックドライブする必要もな
くスタチックな動作を行ってもよい。この場合でも、ダ
イナミックメモリ方式の４Ｍ０８ＦＥＴより成るフリッ
プフロップ鳳のメモリセルとほぼ等しいセル面積をもっ
たスタチックメモリ方式の半導体メモリセ々が得られる
。

ちなみに、本発明のセル面積は負荷手段としてエンハン
スメント１Ｍ０８ＦＥＴを用いたスタチックメモリ方式
の６Ｍ０８ＦＥＴより成るフリップフロップのメモリー
セル（６Ｍ　ＯＳ　−ｍｅｍｏｒｙＣｅｌｌ）に比べて
面積率で０．３８と極めて小さくなる。また、セル面積
を小さくすることができるということで知られている負
荷手段としてデブレッシ冒ンｆｉＭＯ８ＦＥＴを用いた
６Ｍ０Ｓメモリセルに比べて面積率で本発明のＣｅ１ｌ
の方が０．６５と小さくすることができる。さらに、Ｃ
ＭＯ８ｍのメモリセルと比較してみれば本発明の方が面
積率で０４３１と極めて小さくなる。特に、ＣＭＯ８聾
のメモリセルの場合、ＰチャンネルＭＯ８ＦＥＴとＮチ
ャンネルＭＯ８ＦＥＴとの間にウェル接合を介在させる
ため一定以上の間隙を設けなければならず、これが集積
度を低下させる大きな原因となっていた。しかしながら
、本発明によればメモリセルとしてコンプリメンタリＭ
Ｉ８盤回路のうち一方のチャンネル型λｆＩ　５ＦＥＴ
のみを用い、他方のチャンネル凰ＭＩＳＦＥＴを用いな
いからＭＩ８ＦＥＴ素子相互間に広い間隙を設けておく
ことが必要でなくなるので、高集積化を図ることができ
る。

（ｂ）　負荷手段である多結晶シリコン高抵抗体により
僅かな電流しか流れず、それによりて充分リフレッシュ
可能であるためコンプリメｙ夕ＩＪＭＩｓ製メモリと消
費′成力をほとんど同じにすることができる。勿論リフ
レッシュのための回路も不要となる。

一方、周辺回路についてはコンプリメンタリＭＩｓ型回
路を用い、コンプリメンタリＭ　Ｉ　Ｓ　型回路の特車
を充分に活かされる。

（Ｃ）　負荷手段を構成する多結晶シリコン層と、その
負荷手段に電源電圧を印加するための多結晶シリコン層
とを一体に形成することができるので、両者をコンタク
トするための特別の領域が不要となり、そのコンタクト
領域の分占有面積を小さくすることができる。

すなわち、複数のメモリセルから成るメモリマトリクス
（ｍｅｍｏｒｙ　ａｒｒａｙ）内では、電源電圧ライン
と負荷手段とは一体の多結晶シリコン層によって構成さ
れ、かかる１ｉｔｓｔ圧フインとアルミニウム配線より
成るパッド（Ｐａｄ）　とはメモリマトリクス（ｍｅｍ
ｏｒｙ　ｍａｔｒｌｘ　）外で接続される。従って、そ
の接続点数（コンタクト数）は究めて少なくてすむ。

この点については、上述したメモリセルに限定されるも
のではなく、電源電圧を印加する端子側に接続された負
荷手段（ｌｏａｄ　ｍｅａｎｓ）　と接地端子（ｇｒｏ
ｕｎｄ　ｔｅｒｍｉｎａｌ）側に接続さｈたドライバ手
段（ｄｒｉｖｅｒ　ｍｅａｎｓ）より成るインバータ素
子を用いた半導体装置全般に適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体メモリデバイス
のレイアウト図である。第２図は第１図に示す半導体メ
モリデバイスの回路図である。第３図は第１図の半導体
メモリデバイスが４個配列されたレイアウト図である。第４Ａ、４Ｂ図はそれぞれＭＩＳＦＥＴ部と負荷抵抗部
を示す断面図である。第５人図、第５Ｂ図は半導体メモ
リデバイスにおいて、情報保持に必要な電流と使用電圧
との相関図である。第６図は多結晶シリコンに対する不
純物の打込量と抵抗との相関図である。第７Ａ乃至７Ｅ
図は第１図に示された半導体メモリデバイスを得るため
の製造工程を示す平面図である。第８Ａ乃至８Ｅ図は第
７Ａ乃至第７Ｅ図におけるそれぞれの断面図である。第
８人図は第７人図のＡ　−Ａ’　切断断面図である。第
８Ｂ図は第７Ｂ図のＢ　−Ｂ’　切断断面図である。第
８Ｃ１ｉ＞は第７Ｃ図のｃ　−ｃ’　切断断面図である
。第８Ｄ図は第７Ｄ図のＤ　−Ｄ’　切断断面図である
。そして、第８Ｅ図は第７Ｅ図のＥ　−Ｅ’　切断断面
図である。第９図は本発明の他の実施例を示す回路図であって、周
辺回路にコンプリメンタリＭＩＳＦＥＴ（以下、ＣＭＩ
Ｓと称す）回路を用いた回路図である。第１０図は４に
ビットのＣＭ　Ｉ　８８ｔａｔｌｃＲＡＭのブロックダ
イアグラムである。第１１図は本発明の他の実施例を示
す回路図であって、ブロックダイアグ２ムで示した第１
０図の具体的な回路図を示す。第１２図は第１１図に示
した回路に用いられるチップエナプルバッ７７回路図で
ある。第１３図は第１１図に示した回路に用いられるラ
イトエナプルバッ７ア回路図である。第１４図はｇｔｔ
図に示した回路に用いられるデータインバッファ回路図
である。第１５図は蕗１１図に示した回路に用いられる
外部からのアドレス信号ＡｏからＡ４までをバッファす
るためのアドレスバッファ回路図である。第１６図は第
１１図に示した回路に用いられる外部からのアドレス信
号Ａ、。Ａ、をバッファするためのアドレスバッファ回路図であ
る。第１７図は第１１図に示した回路に用いら＋する外
部からのアドレスイざ号Ａ７からＡｌｌまでをバッファ
するためのアドレスバッファ回路図である。第１８図は
第１１図に示【７た回路に用いられるタイミングパルス
発生回路図である。第１９図は同じく第１１図に示した
回路に用いられるタイミング発生回路図である。第２０
図はリードサイクル（ｒｅａｄ　ｃｙｃｌｅ）のタイミ
ングチャートである。第２１図はライトサイクＡ／　（
ｗｒｉｔｅ　ｃｙｃｌｅ）のタイミングチャートである
。第２２図は１ｔイクルでリード（ｒｅａｄ）および（
ｗｒｉｔｅ　）を行う場合のタイミングチャートである
。ム１３図はＣＭＩ　Ｓ　ｔｙｐｅの半導体メモリ装置
の断面図である。第２４Ａ乃至第２４Ｊ図は第２３図で示された半導体装
置を得るためのｊｐｉ造態様を工程順に示す断面図であ
る。１・・・拡散層、２・・・低抵抗多結晶シリコン層、３
・・・昼抵抗多結晶シリコン層、９・・・半専体基叡、
Ｑ＋　、　Ｑ、！・・・駆動用Ｆ　Ｅ　Ｔ、　Ｑｓ　、
Ｑ４・・・伝送用１”ＥＴ、Ｒ，、Ｒ，・・・負荷抵抗
。代理人　弁理士　高　橋　明　夫 ■ 第　５Ｂ　図印刀口臂ｌ［１鎧Ｈ（γつ　− 第　６　図イズンγ丁込、七＾１（倣−３］第１８図第１９図り耳轄を−びＴ第２４Ａ図ノ／ｉ第２４Ｂ図第２４Ｃ図第２４Ｄ図第２４７”図第２４／−１図第２４Ｅ図

Claims

【特許請求の範囲】１、第１出力端子に結合された一方の電極と、第１選択
信号が供給されるべき他方の電極とを有し、第２選択信
号によってスイッチ制御される第ｌＭＩＳＦＥＴと、上
記第１出力端子に結合された一方の電極と、第１を位点
に結合された他方の電極とを有し、上記第ｌＭＩＳＦＥ
Ｔと相補的にスイッチ制御される第２Ｍｌ５ＦＥＴと、
第２出力端子に結合された一方の電極と、第３選択信号
が供給されるべき他方の電極とを有し、上記第２選択信
号によってスイッチ制御される第３Ｍｌ５ＦＥＴと、上
記第２出力端子に結合された一方の電極と、第１電位点
に結合された他方の電極とを有し。上記第３ＭＩ　５ＦＥＴと相補的にスイッチ制御される
第４Ｍｌ５ＦＥＴとを有する駆動回路を含むことを特徴
とする半導体記憶装置。２、上記第３選択信号は、上記第１選択信号に対して実
質的に位相反転された信号であることを特徴とする特許
請求の範囲第１項記載の半導体記憶装置。