JPS6089970A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6089970A JPS6089970A JP58197746A JP19774683A JPS6089970A JP S6089970 A JPS6089970 A JP S6089970A JP 58197746 A JP58197746 A JP 58197746A JP 19774683 A JP19774683 A JP 19774683A JP S6089970 A JPS6089970 A JP S6089970A
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- Japan
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- collector
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 3
- 239000012535 impurity Substances 0.000 abstract description 2
- 239000012212 insulator Substances 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
この発明は、その出力部としてパワートランジスタ全台
む制御回路全内蔵したリニャエＣ等の半導体装置のパワ
ートランジスタ電極導出に関する技術である。
む制御回路全内蔵したリニャエＣ等の半導体装置のパワ
ートランジスタ電極導出に関する技術である。
背景技術
従来より、この種のリニャエＣ等は、第１図に示すよう
に、その出力部］−に含まれる例えばｎｐｎ型のパワー
トランジスタ２のコレクタ領域３、ベース領域４、エミ
ッタ領域５と接続し外部導出しているコレクタ電極６、
ベース電極７、エミッタ電極８を、表ｒＩＩＪ９側へ暦
、−シて設けるものがある。
に、その出力部］−に含まれる例えばｎｐｎ型のパワー
トランジスタ２のコレクタ領域３、ベース領域４、エミ
ッタ領域５と接続し外部導出しているコレクタ電極６、
ベース電極７、エミッタ電極８を、表ｒＩＩＪ９側へ暦
、−シて設けるものがある。
その理由は、パワートランジスタ２は、一般に全く同一
の素子に数個形成しておき、例えばダーリントン接続し
たり、トラン・ジメタアレイ等として用いるので、配線
の都合−に、コレクタ電極６までもコレクタ基部１０よ
り電極引き出し部１１全介シテ、ベース電極７やエミッ
タ電極８と同様に表（２）９側へ設ける方がリニヤ■ｏ
の実装」二有利と判断されているためである。しかし、
」二組電極導出構造を採用する限り、次のような問題も
抱え込むことになる。すなわち、パワートランジスタ２
は、出力部１の構成要素であるために、必然的に尚耐圧
であることが要求さ扛る。したかつて、パワートランジ
スタ動１・１時に、遊バイアスされているコレクタ接合
１２の降伏電圧？十分間くしなければならない。ところ
が、上述の通り引き出し部１１を設けると、その残留抵
抗分による影響を受けて、飽和抵抗Ｒｓが増大すること
になり、特にパワートランジスタ２の大室ｌＡｔ動作時
における■。Ｂ（ｓ ａｔ）やｈゆ特性の低下を不？ｊ
ｌＳ合にも招いてしまうり（点があったのである。この
問題は、この権リニヤＩＣ等が今後より一層出力部の尚
耐圧化、大電流出力化全図る要求か激増しているので、
是非解決することが望ま扛−Ｃいる。
の素子に数個形成しておき、例えばダーリントン接続し
たり、トラン・ジメタアレイ等として用いるので、配線
の都合−に、コレクタ電極６までもコレクタ基部１０よ
り電極引き出し部１１全介シテ、ベース電極７やエミッ
タ電極８と同様に表（２）９側へ設ける方がリニヤ■ｏ
の実装」二有利と判断されているためである。しかし、
」二組電極導出構造を採用する限り、次のような問題も
抱え込むことになる。すなわち、パワートランジスタ２
は、出力部１の構成要素であるために、必然的に尚耐圧
であることが要求さ扛る。したかつて、パワートランジ
スタ動１・１時に、遊バイアスされているコレクタ接合
１２の降伏電圧？十分間くしなければならない。ところ
が、上述の通り引き出し部１１を設けると、その残留抵
抗分による影響を受けて、飽和抵抗Ｒｓが増大すること
になり、特にパワートランジスタ２の大室ｌＡｔ動作時
における■。Ｂ（ｓ ａｔ）やｈゆ特性の低下を不？ｊ
ｌＳ合にも招いてしまうり（点があったのである。この
問題は、この権リニヤＩＣ等が今後より一層出力部の尚
耐圧化、大電流出力化全図る要求か激増しているので、
是非解決することが望ま扛−Ｃいる。
発明σ〕開示
この発明は、］−、記問題の解決２図る目的で提案され
たもので、その安旨を述べると次の通りである。つまり
、この発明は、ブレーナ法によりパワートランジスタ；
Ｕ；、びに信号用トランジスタ等′に設けるリニャエＣ
等において、パワートランジスタのみは、基板中に設け
たコレクタ基昌１５全介して、基板裏面ヘコレクタ領域
全導き、裏白」二にコレクタ電極全形成させる構造を採
用し、さらにコレクタ電極は、基板裏面端縁までパター
ンニング処理などにより延在させるものである。よって
、こび〕光明によれば、コレクタ領域より素子表面へ導
出していた引き出し部は不安となり、残留抵抗による悪
影響は解消することになり、しかも、パワートランジス
タの負荷接続７行うことが多いコレクタ電極の配線接続
が著しく良好となる優れた長所がある。
たもので、その安旨を述べると次の通りである。つまり
、この発明は、ブレーナ法によりパワートランジスタ；
Ｕ；、びに信号用トランジスタ等′に設けるリニャエＣ
等において、パワートランジスタのみは、基板中に設け
たコレクタ基昌１５全介して、基板裏面ヘコレクタ領域
全導き、裏白」二にコレクタ電極全形成させる構造を採
用し、さらにコレクタ電極は、基板裏面端縁までパター
ンニング処理などにより延在させるものである。よって
、こび〕光明によれば、コレクタ領域より素子表面へ導
出していた引き出し部は不安となり、残留抵抗による悪
影響は解消することになり、しかも、パワートランジス
タの負荷接続７行うことが多いコレクタ電極の配線接続
が著しく良好となる優れた長所がある。
発明全実施するための最良の形態
第２図は、この発明の一実施例７示すパワートランジス
タ内蔵のリニャエＣの断面図である。このリニャエＣに
おける出力部２０パワートランジスタ２１以外は、従来
公知のものであり、図示省略してあり、またパワートラ
ンジスタ２１のベース領域４、ベース電極７、エミッタ
領域５、エミッタ電極８を設ける点も従来のパワートラ
ンジスタの製作と同様である。そこでパワートランジス
タ２１について説明すると、まず２２はｐ−基板２３中
にｎ″−コレクタ基部２４全埋め込んで得た基板」−に
エピタキシャル成長させたｎ−コレクタ領域で、その周
辺には、ｐアイソレーンヨン層２５全埋め込み杉成しで
ある。さらに２６は、ｎコレクタ基部２４とコンタクト
部２７で接触し、基板裏面２８」二へ導出したコレクタ
ＴＪ４ｑｔｋで、第３図に概略下向図で示すように、コ
ンタクト部２７．Ｊ：す、基板端縁までパターン配線し
、基敬裏ｔｍ中央部は電極として使用しないので、ポリ
イミド樹脂膜やＯＶＤ法による多結晶シリコン膜等の絶
縁保護膜２９で覆っである。尚、エミッタ、ベース、コ
レクタ各領域の共通表面３０ Ｊ二に設けられている３
１，３１゜・・・・・ は５１０２膜或いはＳｊ、ｓＮ
＋膜等の絶縁保護膜である０ 」二組構造のパワートランジスタ２１，２１．・・・・
・全すニャエＣの出力部に形成するには＼例えば次の製
１・１手順７経ると製作できる。１ず第４図に示すよう
に、基板とｙｉ：、６ｐ−子導体つエーノ・２３全用意
して、コレクタ基部設定部分以外全レジストパターン３
２．３２で対回状に覆い、第５図の通りウ ５− ニーム２３の露出部上両面にｎ＋拡拡散材料全デボジン
シン、さらに長時間かけて両面から結合させてコレクタ
基部２４ ′に形成する。つぎに第６図のようにｐ−基
板２３上にｐアイソレーション材料２５’全デボジンヨ
〉・シておき、第７図の通り基板表面３０′上にｎ−コ
レクタ領域２２全気相エピタキシヤル成長させる。それ
から、ｎ−コレクタ領域２２の”１ｍ−＋３ｏ上のｐア
イソレーション８料２５’ 付Ｆａ対向位置に、第８図
のように、再びｐアイソレーション材料２５”、２５”
全デポジションしておき、第９図の通りに押し込み拡散
全行ってｐアイソレーション層２５．２５全形成する。
タ内蔵のリニャエＣの断面図である。このリニャエＣに
おける出力部２０パワートランジスタ２１以外は、従来
公知のものであり、図示省略してあり、またパワートラ
ンジスタ２１のベース領域４、ベース電極７、エミッタ
領域５、エミッタ電極８を設ける点も従来のパワートラ
ンジスタの製作と同様である。そこでパワートランジス
タ２１について説明すると、まず２２はｐ−基板２３中
にｎ″−コレクタ基部２４全埋め込んで得た基板」−に
エピタキシャル成長させたｎ−コレクタ領域で、その周
辺には、ｐアイソレーンヨン層２５全埋め込み杉成しで
ある。さらに２６は、ｎコレクタ基部２４とコンタクト
部２７で接触し、基板裏面２８」二へ導出したコレクタ
ＴＪ４ｑｔｋで、第３図に概略下向図で示すように、コ
ンタクト部２７．Ｊ：す、基板端縁までパターン配線し
、基敬裏ｔｍ中央部は電極として使用しないので、ポリ
イミド樹脂膜やＯＶＤ法による多結晶シリコン膜等の絶
縁保護膜２９で覆っである。尚、エミッタ、ベース、コ
レクタ各領域の共通表面３０ Ｊ二に設けられている３
１，３１゜・・・・・ は５１０２膜或いはＳｊ、ｓＮ
＋膜等の絶縁保護膜である０ 」二組構造のパワートランジスタ２１，２１．・・・・
・全すニャエＣの出力部に形成するには＼例えば次の製
１・１手順７経ると製作できる。１ず第４図に示すよう
に、基板とｙｉ：、６ｐ−子導体つエーノ・２３全用意
して、コレクタ基部設定部分以外全レジストパターン３
２．３２で対回状に覆い、第５図の通りウ ５− ニーム２３の露出部上両面にｎ＋拡拡散材料全デボジン
シン、さらに長時間かけて両面から結合させてコレクタ
基部２４ ′に形成する。つぎに第６図のようにｐ−基
板２３上にｐアイソレーション材料２５’全デボジンヨ
〉・シておき、第７図の通り基板表面３０′上にｎ−コ
レクタ領域２２全気相エピタキシヤル成長させる。それ
から、ｎ−コレクタ領域２２の”１ｍ−＋３ｏ上のｐア
イソレーション８料２５’ 付Ｆａ対向位置に、第８図
のように、再びｐアイソレーション材料２５”、２５”
全デポジションしておき、第９図の通りに押し込み拡散
全行ってｐアイソレーション層２５．２５全形成する。
この後のベース及びエミッタの形成は、先述の通り公知
のプレーナ拡散法により順次形成すればよく、説明全省
略する。
のプレーナ拡散法により順次形成すればよく、説明全省
略する。
発明の１７「用効果
この発明によれば、上述の実施例から判るように、コレ
クタ領域２２は、コレクタ基Ｆ’Ａ ２ ’ ｋ Ｍて
基板裏面２８上に設けたコレクタ基部２６へと導出され
るので、コレクタ基部２４の不純物濃度 ６− を、ウーＬ−ハ２３σ〕加丁時に、十分尚く設定するこ
とにより、残留抵抗は著しく低くすることができ、パワ
ートランジスタ２Ｑ 、 ２Ｑ 、・の大箱、流動１・
１；時ｌ／ｌｃおける■０Ｅ（ｓａ、ｔ）やり、１．低
Ｆ ’ｃ Ｔｈ＜ 刃用＋Ｊｚ スルことかできる。ま
た、こび〕発明では、コレクタ電極２６，２６．・・・
を基板裏１７１２８１−″？：その端縁まで延在ざ＋
Ｊ：；ｂｃとができるので、プリント基板に配線されて
いる負荷の回路パターンとリニャエＣのチップ乞配蓚接
続させる場合に、フリツアチップボンテングＶＣ、Ｊ：
り接続固層させることかでき、他の信号用トランジスタ
等の禦子のようなリニヤ■Ｃチツフの表面で仮雑に配線
するものと区別して出力部結合配線力・行えるので、組
立１′１業性も回」ニする。
クタ領域２２は、コレクタ基Ｆ’Ａ ２ ’ ｋ Ｍて
基板裏面２８上に設けたコレクタ基部２６へと導出され
るので、コレクタ基部２４の不純物濃度 ６− を、ウーＬ−ハ２３σ〕加丁時に、十分尚く設定するこ
とにより、残留抵抗は著しく低くすることができ、パワ
ートランジスタ２Ｑ 、 ２Ｑ 、・の大箱、流動１・
１；時ｌ／ｌｃおける■０Ｅ（ｓａ、ｔ）やり、１．低
Ｆ ’ｃ Ｔｈ＜ 刃用＋Ｊｚ スルことかできる。ま
た、こび〕発明では、コレクタ電極２６，２６．・・・
を基板裏１７１２８１−″？：その端縁まで延在ざ＋
Ｊ：；ｂｃとができるので、プリント基板に配線されて
いる負荷の回路パターンとリニャエＣのチップ乞配蓚接
続させる場合に、フリツアチップボンテングＶＣ、Ｊ：
り接続固層させることかでき、他の信号用トランジスタ
等の禦子のようなリニヤ■Ｃチツフの表面で仮雑に配線
するものと区別して出力部結合配線力・行えるので、組
立１′１業性も回」ニする。
第１図は、従来よりのリニヤＩＣの出力部の断面図、第
２図は、こσ〕発明の一実施汐ｌｌ全示すリニヤ■Ｃの
出力ｈＩ−〇困１而図、面３図はその概略下面図、第４
１区〜第９図は、その製作手服全示すための各工程にお
ける基板及びその上に形成するパワートランジスタのコ
レクタ領域の断面図である。
２図は、こσ〕発明の一実施汐ｌｌ全示すリニヤ■Ｃの
出力ｈＩ−〇困１而図、面３図はその概略下面図、第４
１区〜第９図は、その製作手服全示すための各工程にお
ける基板及びその上に形成するパワートランジスタのコ
レクタ領域の断面図である。
４・・Φベース領域１
．５・・・エミッタ領域、
７０．鳴ベースを鞄、
８・・・エミッタ電極、
２０１１＠番出力ｆ＋ｌＳ、
２１・・・パワートランジスタ、
２２１１・Φコレクタ領域、
２３・・・基板、
２８・・・裏面、
３０・・・表面。
１１゜！
−Ａつｔ
ノ
Claims (1)
- 【特許請求の範囲】 基板表面」二に、コレクタ領域、ベース領域、エミッタ
領域全順次ブレーナ法により形成シ、パワートランジス
タ並びに信号用トランジスタ等を設けるものにおいて、
パワートラ〉・ジメタのみは、基板中に設けたコレクタ
基部を介して、基板裏山ｌヘコレクタ領域全導き、裏面
上にコレクタ電慣を・形成したこと全特徴とする半導体
装置。 （２） 前記特許請求の範囲第１項の記載におけるコレ
クタ電極は、基板裏面端縁捷で延在させたこと全特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197746A JPS6089970A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58197746A JPS6089970A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6089970A true JPS6089970A (ja) | 1985-05-20 |
Family
ID=16379651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58197746A Pending JPS6089970A (ja) | 1983-10-21 | 1983-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323055A (en) * | 1990-08-27 | 1994-06-21 | Fujitsu Limited | Semiconductor device with buried conductor and interconnection layer |
| GB2340303B (en) * | 1998-08-07 | 2000-12-27 | United Microelectronics Corp | Capacitor and method for fabricating the same |
-
1983
- 1983-10-21 JP JP58197746A patent/JPS6089970A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323055A (en) * | 1990-08-27 | 1994-06-21 | Fujitsu Limited | Semiconductor device with buried conductor and interconnection layer |
| GB2340303B (en) * | 1998-08-07 | 2000-12-27 | United Microelectronics Corp | Capacitor and method for fabricating the same |
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