JPS6060760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6060760A JPS6060760A JP58168172A JP16817283A JPS6060760A JP S6060760 A JPS6060760 A JP S6060760A JP 58168172 A JP58168172 A JP 58168172A JP 16817283 A JP16817283 A JP 16817283A JP S6060760 A JPS6060760 A JP S6060760A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- base
- transistor
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に係υ、特に、耐圧の高いバ
イポーラ・トランジスタの構造に関する。
イポーラ・トランジスタの構造に関する。
半導体素子を高速化するだめには、素子の微細化が必須
である。特に、縦方向の微細化（接合のシャロー化）は
、バイポーラトランジスタのｆＴの向上の有力な手段で
ある。ところが、縦方向の微細化は、耐圧を低下させる
という欠点を伴なっていた。以下、第１図を用いて、従
来法の欠点を述べる。第１図において、１はｐｍ半導体
基板。
である。特に、縦方向の微細化（接合のシャロー化）は
、バイポーラトランジスタのｆＴの向上の有力な手段で
ある。ところが、縦方向の微細化は、耐圧を低下させる
という欠点を伴なっていた。以下、第１図を用いて、従
来法の欠点を述べる。第１図において、１はｐｍ半導体
基板。
２はｎ＋埋込領域、３はｎ凰エピタキシャル層、４．５
．６はｐ型頭域、７，８，９．１０はｎ１型領域、１１
は分離領域（ｐ型頭域か絶縁物）を表わす、３，４，５
，７．８でＩ２Ｌ２部を構成しており、２，３，６，９
．１０でｎｐｎ ）ランジスタを構成している。さて、
Ｉ２部 を高速化するためには、エピタキシャル層の厚
さを薄くしなければならない。なぜなら、エピタキシャ
ル層の厚さが厚いと、ベース５から注入されるホールが
多量に蓄積され、拡散容量が大きくなるからである。他
方、エピタキシャル層を薄くすると、ｎｐｎトランジス
タの耐圧が下がってし甘う。即ち、ベース、コレクタ接
合の空乏層が、ｎ＋埋込層に達するため、耐圧ＢＶＣＢ
Ｏが低下する。従って、耐圧ＢＶＣＢＯも低下する。以
上述べた様に、ＩＬＬを高速化させることは、バイポー
ラ・トランジスタの耐圧の低下をまねくことになる。
．６はｐ型頭域、７，８，９．１０はｎ１型領域、１１
は分離領域（ｐ型頭域か絶縁物）を表わす、３，４，５
，７．８でＩ２Ｌ２部を構成しており、２，３，６，９
．１０でｎｐｎ ）ランジスタを構成している。さて、
Ｉ２部 を高速化するためには、エピタキシャル層の厚
さを薄くしなければならない。なぜなら、エピタキシャ
ル層の厚さが厚いと、ベース５から注入されるホールが
多量に蓄積され、拡散容量が大きくなるからである。他
方、エピタキシャル層を薄くすると、ｎｐｎトランジス
タの耐圧が下がってし甘う。即ち、ベース、コレクタ接
合の空乏層が、ｎ＋埋込層に達するため、耐圧ＢＶＣＢ
Ｏが低下する。従って、耐圧ＢＶＣＢＯも低下する。以
上述べた様に、ＩＬＬを高速化させることは、バイポー
ラ・トランジスタの耐圧の低下をまねくことになる。
以上の欠点を解決する一手段として提案されているのが
ＯＵＴ （Ｇａｉｄ ［Ｊｕｄｅｒｌａｉｄ Ｔｒａｎ
−５ｉｓｔｏｒ ）である。ＧＵＴは１９８１年１ｎ
ｔｅｒ −ｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ
ｃｉｒｃｕｉｔ ｃｏｎｆｅ−ｒｅｎｃｅ で提案さ
れた様に、ｎ＋埋込層を省く方法である。第１図で説明
すれば、ベース層６の周辺の下には ｎ ＋埋込層を設
けず、ベース層６をゲートとし、エピタキシャル層３を
チャネルとする接合電界効果トランジスタを形成する方
法である。この方法によれば、耐圧は向上するが、反面
、コレクタ直列抵抗が大きくなるという欠点がある。
ＯＵＴ （Ｇａｉｄ ［Ｊｕｄｅｒｌａｉｄ Ｔｒａｎ
−５ｉｓｔｏｒ ）である。ＧＵＴは１９８１年１ｎ
ｔｅｒ −ｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ
ｃｉｒｃｕｉｔ ｃｏｎｆｅ−ｒｅｎｃｅ で提案さ
れた様に、ｎ＋埋込層を省く方法である。第１図で説明
すれば、ベース層６の周辺の下には ｎ ＋埋込層を設
けず、ベース層６をゲートとし、エピタキシャル層３を
チャネルとする接合電界効果トランジスタを形成する方
法である。この方法によれば、耐圧は向上するが、反面
、コレクタ直列抵抗が大きくなるという欠点がある。
本発明の目的は、薄いエピタキシャル層上に形成される
耐圧が高く、コレクタ直列抵抗ノ低いｎｐｎ）ランジス
タを提案することにある。
耐圧が高く、コレクタ直列抵抗ノ低いｎｐｎ）ランジス
タを提案することにある。
本発明の半導体装置は、ベース・コレクタ間の耐圧ＢＶ
ＣＢＯを向上させるために、ベース層直下のｎ１埋込層
を省き、更に、コレクタ直列抵抗を低減させるために、
ペース層周辺の少なくとも１部分の直下にｎ＋埋込層を
設けたものである。
ＣＢＯを向上させるために、ベース層直下のｎ１埋込層
を省き、更に、コレクタ直列抵抗を低減させるために、
ペース層周辺の少なくとも１部分の直下にｎ＋埋込層を
設けたものである。
以下１本発明の第１の実施例を第２図（ａ）、 （ｂ）
により説明する。第２図（ａ）は、本実施例の平面図で
あり、第２図（ｂ）は、同図（ａ）のＡ−Ａ’方向の断
面構造図である。１〜１０は、第１図の１〜１０と対応
する。なお同図では、素子の分離領域は省略した。本実
施例の特徴は、第１に、ベース層６の直下にｎ１埋込層
がないこと、第２に、ベース層６の周辺の直下にｎ９埋
込層２が設けられていることである。本実施例の第１の
効果は耐圧の向上である。ベース・コレクタ間に逆バイ
アスを印加すると、空乏層が下方向に広がるが ｎ＋埋
込層がないため、耐圧ＢＶＣＢＯが著しく向上する。コ
レクタ・エミッタ間の耐圧ＢＶＣＫＯはＢ Ｖ ｃｎｏ
によシ決まることがよく知られており、ＢＶＣＢＯの向
上は、ＢＶｃｇｏの向上を意味する。第３図（ａ）は、
第１図に示した従来構造のｎｐｎ’）ランジスタの静特
性を、同図（ｂ）は本実施例のトランジスタの静特性を
示したものである。従来構造のＢＶＣＫＯが１０Ｖ程度
であったのに対し、本実施例ではＢＶｃｚｏが７０Ｖ程
度にまで向上した。なお、この性能はエピタキシャル層
の厚さ１．７μｍで得られた。本実施例の第２の効果は
ベース層直下のｎ＋埋込層を省いてもコレクタ抵抗の増
大を最小限におさえられることである。本実施例ではコ
レクタ端子から流れ込む電流は、低抵抗領域１ｏを通っ
て下方向に流れ、更に、低抵抗領域２を通って、横方向
に流れる。領域２を設けない場合は、１０の直下から高
抵抗層３を横方向に流れなければならない。領域２を設
けることにょシ、領域２を設けない場合に比べて、コレ
クタ抵抗は約３０％低減できた。
により説明する。第２図（ａ）は、本実施例の平面図で
あり、第２図（ｂ）は、同図（ａ）のＡ−Ａ’方向の断
面構造図である。１〜１０は、第１図の１〜１０と対応
する。なお同図では、素子の分離領域は省略した。本実
施例の特徴は、第１に、ベース層６の直下にｎ１埋込層
がないこと、第２に、ベース層６の周辺の直下にｎ９埋
込層２が設けられていることである。本実施例の第１の
効果は耐圧の向上である。ベース・コレクタ間に逆バイ
アスを印加すると、空乏層が下方向に広がるが ｎ＋埋
込層がないため、耐圧ＢＶＣＢＯが著しく向上する。コ
レクタ・エミッタ間の耐圧ＢＶＣＫＯはＢ Ｖ ｃｎｏ
によシ決まることがよく知られており、ＢＶＣＢＯの向
上は、ＢＶｃｇｏの向上を意味する。第３図（ａ）は、
第１図に示した従来構造のｎｐｎ’）ランジスタの静特
性を、同図（ｂ）は本実施例のトランジスタの静特性を
示したものである。従来構造のＢＶＣＫＯが１０Ｖ程度
であったのに対し、本実施例ではＢＶｃｚｏが７０Ｖ程
度にまで向上した。なお、この性能はエピタキシャル層
の厚さ１．７μｍで得られた。本実施例の第２の効果は
ベース層直下のｎ＋埋込層を省いてもコレクタ抵抗の増
大を最小限におさえられることである。本実施例ではコ
レクタ端子から流れ込む電流は、低抵抗領域１ｏを通っ
て下方向に流れ、更に、低抵抗領域２を通って、横方向
に流れる。領域２を設けない場合は、１０の直下から高
抵抗層３を横方向に流れなければならない。領域２を設
けることにょシ、領域２を設けない場合に比べて、コレ
クタ抵抗は約３０％低減できた。
本発明の第２の実施例を第４図（ａ）、 （ｂ）により
説明する。第４図（ａ）は１本実施例の平面図、第４図
（ｂ）は、第４図（ａ）のＡ−Ａ’部部面面図ある。本
実施例の特徴屯第１に、ベース層６の直下にｎ＋埋込層
がないこと、第２に、ベース層６の周辺の直下にｎ１埋
込層２が設けられていること、第３にｎ＋埋込層２の上
部のエピタキシャル層３を利用して、ショットキ・ダイ
オードを形成し、トランジスタのベース・コレクタ間ヲ
ショットキ・ダイオードでクランプすることである。第
４図で、１３ばＡｔ等の金属電極か、金属シリサイドの
電極である。本実施例の効果は、第１の実施例と同様に
、耐圧Ｂ Ｖ ＣＢＯ、Ｂ Ｖ ｃｚｏが高いこと、コ
レクタ抵抗が借いことである。更に、本実施例では次の
様な利点がある。即）、第１の実施例ではトランジスタ
が飽和領域で動作するとき、ベース層６からエピタキシ
ャル層３ヘホールが注入される。
説明する。第４図（ａ）は１本実施例の平面図、第４図
（ｂ）は、第４図（ａ）のＡ−Ａ’部部面面図ある。本
実施例の特徴屯第１に、ベース層６の直下にｎ＋埋込層
がないこと、第２に、ベース層６の周辺の直下にｎ１埋
込層２が設けられていること、第３にｎ＋埋込層２の上
部のエピタキシャル層３を利用して、ショットキ・ダイ
オードを形成し、トランジスタのベース・コレクタ間ヲ
ショットキ・ダイオードでクランプすることである。第
４図で、１３ばＡｔ等の金属電極か、金属シリサイドの
電極である。本実施例の効果は、第１の実施例と同様に
、耐圧Ｂ Ｖ ＣＢＯ、Ｂ Ｖ ｃｚｏが高いこと、コ
レクタ抵抗が借いことである。更に、本実施例では次の
様な利点がある。即）、第１の実施例ではトランジスタ
が飽和領域で動作するとき、ベース層６からエピタキシ
ャル層３ヘホールが注入される。
このホールの１部分は基板１へ達し基板電流となる。基
板は通常１０〜５００σ程度の高い比抵抗であるため、
基板電流は、本素子の直下の基板電位を上昇させる。ま
た、エピタキシャル層３へ注入されたホールの１部分は
３内で蓄積される。トランジスタが飽和から脱する時、
この蓄積されたホールは、ベース電極から流れ出す。ｎ
１埋込層がない時は、ホールが抵抗の高いエビタキシャ
ル層を横方向に流れるため、ホールの放電が遅くなって
し１う。しかし、第２の実施例ではトランジスタが飽和
してもコレクタ・ベース間がショットキ・ダイオードで
クランプされるため、ベース層６からエピタキシャル層
３へのホール注入は殆どない。従って２基板型位の上昇
の問題も、ホールの放電時間の問題も解決される。ショ
ットキ・ダイオードを流れる電流は、ショットキ・ダイ
オード直下のエピタキシャル層を通り、更にその下に設
けられたｎ＋埋込層２を通って流れる電子電流である。
板は通常１０〜５００σ程度の高い比抵抗であるため、
基板電流は、本素子の直下の基板電位を上昇させる。ま
た、エピタキシャル層３へ注入されたホールの１部分は
３内で蓄積される。トランジスタが飽和から脱する時、
この蓄積されたホールは、ベース電極から流れ出す。ｎ
１埋込層がない時は、ホールが抵抗の高いエビタキシャ
ル層を横方向に流れるため、ホールの放電が遅くなって
し１う。しかし、第２の実施例ではトランジスタが飽和
してもコレクタ・ベース間がショットキ・ダイオードで
クランプされるため、ベース層６からエピタキシャル層
３へのホール注入は殆どない。従って２基板型位の上昇
の問題も、ホールの放電時間の問題も解決される。ショ
ットキ・ダイオードを流れる電流は、ショットキ・ダイ
オード直下のエピタキシャル層を通り、更にその下に設
けられたｎ＋埋込層２を通って流れる電子電流である。
ｎ３埋込層２を設けたために、ショットキ・ダイオード
に直列に入る寄生抵抗が低減され、ショットキ・ダイオ
ードを効果的に動作させることができる。
に直列に入る寄生抵抗が低減され、ショットキ・ダイオ
ードを効果的に動作させることができる。
本発明の第３の実施例を第５図（ａ）、 （ｂ）により
説明する。第５図（ａ）は、本実施例の平面図、第５図
（ｂ）は、第５図（ａ）のＡ−Ａ’部分断面図である。
説明する。第５図（ａ）は、本実施例の平面図、第５図
（ｂ）は、第５図（ａ）のＡ−Ａ’部分断面図である。
本実施例の特徴は、第１の実施例の特徴と同じである。
本実施例では、コレクタ抵抗を低減するだめに、所謂ウ
ォールド・エミッタ構造の素子を用いる。ウォールド・
エミッタとは、第５図の様に、エミッタ領域９の側壁が
絶縁物１２に接する構造を言う。この構造では、真性ベ
ース領域の周辺の直下にｎ＋埋込層２を設けることがで
きる。従って、抵抗の高いエピタキシャル層３の長さを
非常に短かくできるので、コレクタ抵抗を低減する効果
が大きい。エピタキシャル層部分の抵抗Ｒは、近仰的に
、 ここで、Ｗ、ｈ、ｔは第５図に示した部分の寸法であり
、ρはエピタキシャル層の比抵抗である。
ォールド・エミッタ構造の素子を用いる。ウォールド・
エミッタとは、第５図の様に、エミッタ領域９の側壁が
絶縁物１２に接する構造を言う。この構造では、真性ベ
ース領域の周辺の直下にｎ＋埋込層２を設けることがで
きる。従って、抵抗の高いエピタキシャル層３の長さを
非常に短かくできるので、コレクタ抵抗を低減する効果
が大きい。エピタキシャル層部分の抵抗Ｒは、近仰的に
、 ここで、Ｗ、ｈ、ｔは第５図に示した部分の寸法であり
、ρはエピタキシャル層の比抵抗である。
ρ＝１Ωｃｍ、Ｗ＝１μｍ、ｈ＝＝３μｍ、ｔ＝６μｍ
とすると、Ｒ；４００Ωとガる。ρ＝０．５Ωｍとすれ
ばＲ；２ｏｏΩとなり、更に低抵抗化が可能である。第
５図では、エミッタの２つの辺がウォールド・エミッタ
になっているが、特開昭５６−１５５６ の発明の様に
ベース電極をベースの側壁から取シ出す構造では、エミ
ッタの４つの辺すべてがウォールド・エミッタにできる
。従って、その様な素子では、真性ベース領域の周辺を
取り囲む様にｎ＋埋込層２を設けることが可能となり、
コレクタ抵抗は更に低減できる。
とすると、Ｒ；４００Ωとガる。ρ＝０．５Ωｍとすれ
ばＲ；２ｏｏΩとなり、更に低抵抗化が可能である。第
５図では、エミッタの２つの辺がウォールド・エミッタ
になっているが、特開昭５６−１５５６ の発明の様に
ベース電極をベースの側壁から取シ出す構造では、エミ
ッタの４つの辺すべてがウォールド・エミッタにできる
。従って、その様な素子では、真性ベース領域の周辺を
取り囲む様にｎ＋埋込層２を設けることが可能となり、
コレクタ抵抗は更に低減できる。
本発明の第４の実施例を第６図により説明する。
同図の番号は、第１図の番号と対応する。本実施例は、
同一基板上に、Ｉ２Ｌ、通常のｎｐｎ）ランジスタ、及
び本発明の素子を同時に設けるものである。本実施例で
は、エピタキシャル層３の厚さを薄くして、Ｉ２Ｌの動
作速度を速くでき、更に、耐圧の高くない通常のｎｐｎ
）ランジスタと、耐圧が冒＜、コレクタ抵抗の比較的小
袋いｎｐｎトランジスタが共存できる。なお、本発明は
、従来のバイポーラ−プロセスで製造可能であシ、何ら
工程を追加する必要がない。従って、工業的にも利点は
非常に大きい。
同一基板上に、Ｉ２Ｌ、通常のｎｐｎ）ランジスタ、及
び本発明の素子を同時に設けるものである。本実施例で
は、エピタキシャル層３の厚さを薄くして、Ｉ２Ｌの動
作速度を速くでき、更に、耐圧の高くない通常のｎｐｎ
）ランジスタと、耐圧が冒＜、コレクタ抵抗の比較的小
袋いｎｐｎトランジスタが共存できる。なお、本発明は
、従来のバイポーラ−プロセスで製造可能であシ、何ら
工程を追加する必要がない。従って、工業的にも利点は
非常に大きい。
本発明の第５の実施例を第７図により説明する。
本実施例は、本発明を特願昭５６−１７７２０１に出願
された装置に適用したものである。特願昭５６−１７７
２０１ の装置は、エツチング溝による素子分船により
高集積化を行ない、更に、Ｉ２Ｌ部のエピタキシャル層
を通常のｎｐｎ ）ランジスタ部のエピタキシャル層よ
シ薄くすることにより、ｎｐｎトランジスタの耐圧を低
下させることなく■２Ｌを高速化したものであり、高集
積・高速のＩ２Ｌディジタル回路と比較的耐圧の高いア
ナログ回路を共存させるＬＳＩに好適である。本実施例
は、その様なＬＳＩの入出力トランジスタの耐圧を５０
Ｖ以上にでき、ＬＳＩの適用範囲を格段に拡大すること
を可能にする。第７図の番号は、第１図の番号と対応す
る。即ち、左から高速Ｉ２Ｌ比較的耐圧の高いｎｐ、ｎ
）ランジスタ、高耐圧のｎｐｎ）ｊンジスタを示す。本
実施例では、ｎｐｎトランジスタのコレクタ電極を素子
分離溝の下から取出すことができるので、第４の実施例
の効果に加えて、更にコレクタの直列抵抗を小さくでき
るという大きな利点を有する。
された装置に適用したものである。特願昭５６−１７７
２０１ の装置は、エツチング溝による素子分船により
高集積化を行ない、更に、Ｉ２Ｌ部のエピタキシャル層
を通常のｎｐｎ ）ランジスタ部のエピタキシャル層よ
シ薄くすることにより、ｎｐｎトランジスタの耐圧を低
下させることなく■２Ｌを高速化したものであり、高集
積・高速のＩ２Ｌディジタル回路と比較的耐圧の高いア
ナログ回路を共存させるＬＳＩに好適である。本実施例
は、その様なＬＳＩの入出力トランジスタの耐圧を５０
Ｖ以上にでき、ＬＳＩの適用範囲を格段に拡大すること
を可能にする。第７図の番号は、第１図の番号と対応す
る。即ち、左から高速Ｉ２Ｌ比較的耐圧の高いｎｐ、ｎ
）ランジスタ、高耐圧のｎｐｎ）ｊンジスタを示す。本
実施例では、ｎｐｎトランジスタのコレクタ電極を素子
分離溝の下から取出すことができるので、第４の実施例
の効果に加えて、更にコレクタの直列抵抗を小さくでき
るという大きな利点を有する。
本発明の効果は次の様な事項である。第１に、薄いエピ
タキシャル層上に高耐圧のトランジスタが形成できるこ
とである。エピタキシャル層の厚さ１．７ μｍでＢＶ
ｃｚｏが７０Ｖ以上にできた。第２にコレクタ抵抗が比
較的小さくできることである。
タキシャル層上に高耐圧のトランジスタが形成できるこ
とである。エピタキシャル層の厚さ１．７ μｍでＢＶ
ｃｚｏが７０Ｖ以上にできた。第２にコレクタ抵抗が比
較的小さくできることである。
第３に、従来のバイポーラ・プロセスを何ら変更するこ
となく、高速のＩ２Ｌと共存できることである。
となく、高速のＩ２Ｌと共存できることである。
第１図は、従来構造の断面図、第２図（ａ）は第１の実
施例の平面図、第２図（ｂ）は、第２図（ａ）のＡ−Ａ
′線断面図、第３図（ａ）は従来構造の素子の静特性図
、第３図（ｂ）は本発明素子の静特性図、第４図（ａ）
は、ｖＪ２の実施例の平面図、第４図（ｂ） ハ、第４
図（ａ）のＡ、 −Ａ ’線断面図、第５図（ａ）は第
３の実施例の平面図、第５図（ｂ）は、第５図（ｂ）の
Ａ−Ａ’線断面図、第６図は第４の実施例の断面図、第
７図は、第５の実施例の断面図である。 １・・・ｐ型半導体基板、２・・・ｎ＋埋込層、３・・
・ｎ型エピタキシャル層、４，５．６・・・ｐ型領域、
７゜８．９．１０・・・ｎ型領域、１１・・・分離領域
、１２″ｆＪ １ 図 第 Ｚ 図 （ｔｌ） （１）） ■ ３ 図 ＜ｔＬ） １ｃ（ （ぜ） ｖ″ｃｒ：（〆）
施例の平面図、第２図（ｂ）は、第２図（ａ）のＡ−Ａ
′線断面図、第３図（ａ）は従来構造の素子の静特性図
、第３図（ｂ）は本発明素子の静特性図、第４図（ａ）
は、ｖＪ２の実施例の平面図、第４図（ｂ） ハ、第４
図（ａ）のＡ、 −Ａ ’線断面図、第５図（ａ）は第
３の実施例の平面図、第５図（ｂ）は、第５図（ｂ）の
Ａ−Ａ’線断面図、第６図は第４の実施例の断面図、第
７図は、第５の実施例の断面図である。 １・・・ｐ型半導体基板、２・・・ｎ＋埋込層、３・・
・ｎ型エピタキシャル層、４，５．６・・・ｐ型領域、
７゜８．９．１０・・・ｎ型領域、１１・・・分離領域
、１２″ｆＪ １ 図 第 Ｚ 図 （ｔｌ） （１）） ■ ３ 図 ＜ｔＬ） １ｃ（ （ぜ） ｖ″ｃｒ：（〆）
Claims (1)
- １、第１導電型の半導体基板上に、第１導電型とは逆の
第２導電型の第１領域を有し、第１領域内に第１導電型
の第２領域を有し、第２領域内に第２導電型の第３領域
を有し、第１．第２゜第３領域をそれぞれコレクタ、ベ
ース、エミッタ領域とするバイポーラ・トランジスタに
おいて、第２領域の直下には、高濃度の第２導電型領域
を除く第２領域の周辺の少なくとも１部の直下に高濃度
の第２導電型領域を設けたことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168172A JPS6060760A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58168172A JPS6060760A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6060760A true JPS6060760A (ja) | 1985-04-08 |
Family
ID=15863132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58168172A Pending JPS6060760A (ja) | 1983-09-14 | 1983-09-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6060760A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021313A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-09-14 JP JP58168172A patent/JPS6060760A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021313A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | 半導体装置 |
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