JPS6089979A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPS6089979A
JPS6089979A JP58198644A JP19864483A JPS6089979A JP S6089979 A JPS6089979 A JP S6089979A JP 58198644 A JP58198644 A JP 58198644A JP 19864483 A JP19864483 A JP 19864483A JP S6089979 A JPS6089979 A JP S6089979A
Authority
JP
Japan
Prior art keywords
layer
semiconductor layer
semiconductor
type
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58198644A
Other languages
English (en)
Inventor
Takashi Mimura
高志 三村
Shigeru Kuroda
黒田　滋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP58198644A priority Critical patent/JPS6089979A/ja
Publication of JPS6089979A publication Critical patent/JPS6089979A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
    • H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
    • H10D30/475—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs
    • H10D30/4755—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having wider bandgap layer formed on top of lower bandgap active layer, e.g. undoped barrier HEMTs such as i-AlGaN/GaN HEMTs having wide bandgap charge-carrier supplying layers, e.g. modulation doped HEMTs such as n-AlGaAs/GaAs HEMTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/81—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation
    • H10D62/815—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW]
    • H10D62/8161—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices
    • H10D62/8162—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation
    • H10D62/8164—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials of structures exhibiting quantum-confinement effects, e.g. single quantum wells; of structures having periodic or quasi-periodic potential variation of structures having periodic or quasi-periodic potential variation, e.g. superlattices or multiple quantum wells [MQW] potential variation due to variations in composition or crystallinity, e.g. heterojunction superlattices having quantum effects only in the vertical direction, i.e. layered structures having quantum effects solely resulting from vertical potential variation comprising only semiconductor materials 

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体装置、特に電界効果トランジスタ素子の
ゲート閾値電圧等の均一性と再現性が優れ、かつ高い生
産性を備える化合物半導体装置に関する。
（ｂ）　技術の背景 半導体装置の動作速度の向上、消費電力の低減などを目
的として、キャリアの移動度がシリコン（Ｓｉ）より遥
に大きい砒化ガリウム（ＧａＡＳ）などの化合物半導体
を用いるトランジスタが多数提案されている。化合物半
導体を用いるトランジスタとしては、電界効果トランジ
スタ（以下ＦＥＴと略称する）がその製造工程がバイポ
ーラ−トランジスタより簡単であるなどの理由によって
現在主流をなしており、特にショットキーバリア形ｎＴ
が多く行なわれている。
従来の構造の８皿もしくはＧａＡＳ等の半導体装置にお
いては、キャリアは不純物イオノが存在している半導体
空間内を移動する。この移動に際し、てギヤリアは格子
振動および不純物イオンによって散乱を受けるが、格子
振動による散乱の確率を小さくするためｌこ温度を低下
させると不純物イオンによる散乱の確率が大きくなり、
キャリアの移動度はこれによって制限される。この不純
物散乱効果を排除するために、不純物が添加される領域
とキャリアが移動する領域とをヘテロ接合界面によって
空間的に分離して、特に低温におけるキャリアの移動度
を増大せしめたヘテロ接合形電界効果トランジスタ（以
下へテロ接合形ＦＥＴと略称する）によって一層の高速
化が実現されている。
（Ｃ）　従来技術と問題点 ヘテロ接合形ＦＥＴの従来の構造の１例を第１図に示す
、１半絶縁性ＧａＡＳ基板１上に、ノンドープのＧａＡ
ｓ層２と、これより電子親和力が小さくドナー不純物を
含・′、ｎ型の砒化アルミニウムガリウム（ＡｔＧａＡ
ｓ）層３と、ｎ型ＧａＡＳ層４とが設けられて、ｎ型Ｇ
ａＡＳ層４を、必要ならばｎ型ＡｔＧａＡＳ層３の１部
をも２選択的に除去してｎ型ＡｔＧａＡＳ層３に接して
ゲート電極７が設けられ、またｎ型ＧａＡＳ層４上にソ
ース電極８及びドレイン電極９が設けられているｊ　ｎ
型ＡｔＧａＡＳ層３　（［子供給層という）からノンド
ーフΦＧａＡＳ層３（チャネル層きいう）へ遷移した電
子ｌこよって両層のへテロ接合界面近傍に生成される２
次元電子ガス６がチャネルとして機能し、その電子濃度
をゲート電極７に印加する電圧によって制御することに
よって、ソース電極８．−！ニドレイン電極９との間の
インピーダンスが制御される。
以上説明した如き構造を有するペテロ接合形冗Ｔのノー
ス−ドレイン間電流の飽和値Ｉｄｓｓ、ゲート闇値電圧
ｙｔｈなどの基本的な特性は、ゲート電極７とＧａＡＳ
チャネル層２との間Ｉこ介在する半導体層の厚さ及び不
純物濃度によって制御することができる。従来この制御
を実施する手段としては、ｎ型Ａ４ＧａＡｓ層３の厚さ
を選択的にエツチングするリセス構造が多く行なわれτ
いる。
先に述べたリセス構造を形成する手段として。
従来多くはウェットエツチング方法か行なわれでいる。
すなわちリソグラフィ法によってレジストマスクを設は
エツチング液の組成、温度及び彼処３− 理試料の表面の状態等に最大の注意力を集中してエツチ
ング量を制御し、エツチング槽外に取出して行なうソー
ス−ドレイン電極間の電流測定を多数回挿入してエツチ
ング終止点を決定している。
しかしながらこの様なウェットエツチング方法にょろり
セス形成はその作業が煩雑であるのみならず、エツチン
グ量のばらつきが大きく再現性に問題がある。更にウェ
ットエツチング方法では通常はエツチング方向の選択性
が乏しく、サイドエツチングが大きく進行してパターン
精度が低下する。
パターン精度を向上しかつ工程の合理化に適するエツチ
ング方法として、半導体製造工程全般ｌこおいてドライ
エツチング方法への転換が進められている。ドライエツ
チング方法においてはエツチング室内の雰囲気を例えは
ガス分析２発光分析或いは質量分析などの手段でモニタ
ーすることが既に行なわれているが、先に例示したＡｌ
ＧａＡｓ層のエツチング終止位置選択など一つの半導体
層の厚さの制御には適しない。従ってドライエツチング
方法においてもソース−ドレイン間の電流測定−４＝ を実施することが必要となるが、そのために被処理試料
のエツチング室外への取出しを繰返すならば作業時間の
損失が甚だ大きい。
更に先に説明したヘテロ接合形ＦＥＴを素子とする集積
回路装置においては、多くはエンノ・ンスメントモード
とディプリーションモードとの素子が混用され、更に同
一モードであってもゲート閾値電圧ｙｔｈの異なる素子
を必要とする場合がある。この様に同一半導体基体にゲ
ート閾値電圧ｙｔｈが異なるヘテロ接合形ＦＥＴを混在
させる場合には、先に述べた従来の製造方法の煩雑さは
ますます顕著となって、工業的実施は極めて困難である
。
ｆｄ）　発明の目的 本発明は以上説明した如き状況に対処して、ゲート閾値
電圧等が相互に異なって設定される電界効果トランジス
タ素子を含む半導体装置を高精度で再現性良く実現する
ことが可能となる構造を提供することを目的とする。
（ｅ）　発明の構成 本発明の前記目的は、電界効果トランジスタのゲートチ
ャネルを形成する半導体層上に、相互に共通しない元素
を少なくとも一方に含む２種の化合物半導体層が交互に
積層され、核半導体積層構造が選択的に除去された面上
にケート電極が設けられてなる半導体装置により達成さ
れる。
また該半導体装置は、電界効果トンンジメタのゲートチ
ャネルを形成する半導体層上に、相互に共通しない元素
を少なくとも一方に含む２種の化合物半導体層を交互に
積層し、ドライエツチング方法によって前記半導体積層
構造を選択的にエツチングし、かつ該エツチングにより
生成される気体中の前記共通しない元素を検出して前１
己エツチングを終止し、該エツチング終止面上にゲート
電極を配設する製造方法によって製造することができる
。特に前記２種の各化合物半導体層を所要の誤差以内に
薄くすれば、前記共通しない元素の前記ガス中への出現
回数によって、前記エツチングの終止を極めて容易に制
御することができる。
（ｆ＋　発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
第２図（ａｌ乃至（Ｃ）はへテロ接合形Ｉ”　Ｅ　Ｔに
かかる本発明の実施例の主要製造工程における状態を示
す工程順断面図である。
第２図（ａ）参照 半絶縁性ＧａＡＳ基板ｌｌ上に例えば分子線エピタキシ
ャル成長方法によって、ノンドープのＱａＡｓ層１２全
１２例えば３００（ｎｍ）程度に、ドナー不純物として
例えばシリコン（ＳＬ）を２　Ｘ　１０”（、”’　ｌ
程度に含むｎ型Ａｔ０．３Ｇａ０．７ＡＳ層１３を厚さ
例えば３０（ｎｍ〕　程度に成長する。更に連続して例
えばＳｌを２Ｘ１０　（譚　〕　程度に含むｎ型ＱａＡ
ｓ層１４とｎ型ＡｚＯ，３ＧａＯ，７Ａｓ層１５とを交
互に積層して、各層の厚さを例えばそれぞれｌ（ｎｍ）
程度に成長する。なお本実施例においては、ｎ型ＧａＡ
Ｓ層１４を１０層、　ｎ　獄ｔＯ３ＧａＯ１，ｓ層１５
を９層設けている。
前記ｎ型Ａｔ０．３Ｇａ　Ｏ，７Ａｓ層１３は電子供給
層であるがその不純物濃度と厚さとは、この面上にゲー
ト電極が設けられたときｌこゲート閾値電圧の意図する
上限が得られる様に選択することが最も効果的である。
またｎ型ＧａＡＳ層１４とｎ型Ａｔ０．３Ｇａ　０．７
Ａｓ層１５との不純物濃度、各層の厚さ及び積層厚さは
ゲート閾値電圧の意図する値の範囲及び許容されるばら
つきの幅に関係して選択されるっ各層の厚さは単原子層
から例えば数１０（ｎｍ）程度まで。
不純物濃度はノンドープから例えば２ｘｌＯ”（ｃｒｎ
−”）程度まで選択することができる。
第２図（ｂ）及び第３図参照 ゲート領域にリセスを形成する。本実施例においてはア
ルゴン（Ａｒ　）イオンビームによるスパッタリングで
エツチングを行なっているが半導体層に損傷を与えない
ためにイオンビームの加速電圧を１００（Ｖ）ｌ程度と
している。このエツチングによって生成される気体を例
えばＳＩＭＳ（２次イオン質量分析）法によって分析し
て、これに含まれるアルミニウム（Ａｔ）の量の時間的
変化を監視する。ｋｌの量は第３図に例示する如く変化
し、これによってエツチング深さを精密に知ることがで
きる。例えば第３図に示す例はエツチング深さが１７（
ｎｍ）である。この□様にエツチング深さ、従って残存
する半導体層の厚さが正確に把握されるために、エツチ
ングを最適位置で終止することが容易に実現する。
なおエツチング方法としては２選択化学的ドライエツチ
ング法などを適用することも可能でありまた監視方法と
してオージェ電子分光法などを適用することも可能であ
る。
第２図（ｅ）参照 ソース電極１８．ドレイン電極１９及びゲート電極１７
はそれぞれ従来技術によって形成することができる。ソ
ース電極１８及びドレイン電極１９も本実施例の如くリ
セス形成後に形成してもよい。
直径約５〔備〕のウェハを用いた本実施例において、ゲ
ート閾値電圧Ｖｔｈ＝０．ＩＶの標準値に対する標準偏
差σｙｌｈ＝５（ｍＶ）が得られている。これは同等の
条件の従来例における標準偏差σＶ　ｔ　ｈ　＝２０乃
至３０　（ＩＩ］ＶＩに比較して大きく改善された値で
ある。
以上の説明はＡｔＧａＡｓ／ＧａＡｓ系へテロ接合形Ｆ
ＥＴを対象としているが、不純物の空間的分離を行なわ
ない従来構造の半導体装置についても同様に適用するこ
とができ、また化合物半導体材料が異なる半導体装置に
ついても２例えば砒化インジウム　ガリウム／インジウ
ム燐（■ｎＧａＡｓ／ＩｎＰ　）系半導体装置について
砒素（Ａｓ）を検出することなどによって２本発明を適
用することが可能である。
（ｇ）　発明の詳細 な説明した如く本発明によれば、電界効果トランジスタ
素子を含む化合物半導体装置を、ゲート閾値電圧等の特
性のばらつきが少ない優れた再現性と生産性とをもって
提供することが可能となり、超高速、大規模の情報処理
等を促進する効果が得られる。
【図面の簡単な説明】 第１図はへテロ接合形ＦＥＴの従来例を示す断面図、第
２図（ａ）乃至ｆｃｌは本発明の実施例の工程順断面図
、第３図はドライエツチング中のモニターの例を示す図
である。 図において、１１は半絶縁性ＧａＡＳ基板、１２はノン
ドーノ゛のＧａＡｓ層、１３はｎ型ＡｔＧａＡｓ層、１
４はｎ型ＱａＡｓ層、１５はｎ型Ａ　ｔＱ　ａ　Ａ　８
層１６は２次元電子ガス、１７はゲート電極、１８はソ
ース電極、１９はドレイン電極を示す。 第　１　図 亮　？　図 二σ） −リ

Claims (2)

    【特許請求の範囲】
  1. （１）電界効果トランジスタのゲートチャネルを形成す
    る半導体層上に、相互に共通しない元素を少なくとも一
    方に含む２種の化合物半導体層が交互に積層され、該半
    導体積層構造が選択的に除去された面上にゲート電極が
    設けられてなることを特徴とする半導体装置。
  2. （２）前記ゲートチャネルを形成する半導体層が。 第１の半導体層と、該第１の半導体層より電子親和力が
    小であって該第１の半導体層とへテロ接合を形成しかつ
    ドナー不純物を含む第２の半導体層とによって構成され
    、該第２の半導体層から遷移する電子によって前記第１
    の半導体層の前記へテロ接合界面近傍ｆこ形成される２
    次元電子ガスがゲートチャネルとして機能することを特
    徴とする特許請求の範囲第１項記載の半導体装置。
JP58198644A 1983-10-24 1983-10-24 半導体装置 Pending JPS6089979A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP58198644A JPS6089979A (ja) 1983-10-24 1983-10-24 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58198644A JPS6089979A (ja) 1983-10-24 1983-10-24 半導体装置

Publications (1)

Publication Number Publication Date
JPS6089979A true JPS6089979A (ja) 1985-05-20

Family

ID=16394638

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58198644A Pending JPS6089979A (ja) 1983-10-24 1983-10-24 半導体装置

Country Status (1)

Country Link
JP (1) JPS6089979A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63164477A (ja) * 1986-12-19 1988-07-07 アメリカン　テレフォン　アンド　テレグラフ　カムパニー 自己整合ゲートを有する電界効果トランジスタの製造方法
US5023674A (en) * 1985-08-20 1991-06-11 Fujitsu Limited Field effect transistor
EP0539693A3 (ja) * 1991-10-29 1994-02-02 Rohm Co Ltd

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023674A (en) * 1985-08-20 1991-06-11 Fujitsu Limited Field effect transistor
JPS63164477A (ja) * 1986-12-19 1988-07-07 アメリカン　テレフォン　アンド　テレグラフ　カムパニー 自己整合ゲートを有する電界効果トランジスタの製造方法
EP0539693A3 (ja) * 1991-10-29 1994-02-02 Rohm Co Ltd

Similar Documents

Publication Publication Date Title
CA1214575A (en) Method of manufacturing gaas semiconductor device
US4742379A (en) HEMT with etch-stop
US4663643A (en) Semiconductor device and process for producing the same
EP0175437A1 (en) Production of GaAs enhancement and depletion mode HEMT's
KR930000603B1 (ko) 반도체장치 및 그 제조방법
US5350709A (en) Method of doping a group III-V compound semiconductor
JP3377022B2 (ja) ヘテロ接合型電界効果トランジスタの製造方法
JPS6089979A (ja) 半導体装置
JP2630446B2 (ja) 半導体装置及びその製造方法
Fink et al. AlInAs/GalnAs/AlInAs MODFETs fabricated on InP and on GaAs with metamorphic buffer-a comparison
JPS6354228B2 (ja)
JPH0793428B2 (ja) 半導体装置及びその製造方法
JPH0212927A (ja) Ｍｅｓ　ｆｅｔの製造方法
GB2217108A (en) Semiconductor device etching using indium containing etch stop
JPH03211839A (ja) 化合物半導体装置及びその製造方法
JP2503594B2 (ja) 半導体集積装置及びその製造方法
KR890003416B1 (ko) 반도체 장치 및 그의 제조방법
JPS60251671A (ja) 電界効果形トランジスタおよびその製造方法
JPH03159135A (ja) 半導体装置及びその製造方法
JPH05259192A (ja) ヘテロ接合型電界効果トランジスタおよびその製造方法
JPH06275786A (ja) 相補形化合物半導体装置及びその作製方法
JP2541230B2 (ja) 電界効果トランジスタの製造方法
JPH0123955B2 (ja)
JPH0810701B2 (ja) 接合型電界効果トランジスタの製造方法
JPH05190577A (ja) 半導体装置の製造方法