JPS609177A - 薄膜非線形抵抗素子 - Google Patents
薄膜非線形抵抗素子Info
- Publication number
- JPS609177A JPS609177A JP58117489A JP11748983A JPS609177A JP S609177 A JPS609177 A JP S609177A JP 58117489 A JP58117489 A JP 58117489A JP 11748983 A JP11748983 A JP 11748983A JP S609177 A JPS609177 A JP S609177A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thin film
- resistance element
- semiconductor layer
- nonlinear resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/50—PIN diodes
Landscapes
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
効率よく形成するものである。
液晶− ＥＬ− Ｅｃ− ＰＤＰ、蛍光表示等の各種表
示装置はいずれも実用化段階に達し一現在の目標は高密
度なマトリクス型表示にあるといえる。
示装置はいずれも実用化段階に達し一現在の目標は高密
度なマトリクス型表示にあるといえる。
マトリクス駆動に問題のある表示においては一能動付加
素子を用いた所謂「アクティブ・マトリクス」法が有効
である。
素子を用いた所謂「アクティブ・マトリクス」法が有効
である。
表示装置に薄膜非線形抵抗素子を用いる事により、高密
度、高画質の表示が可能であり、薄膜非線形抵抗素子（
薄膜整流素子）が表示装置用能動付加素子として勝れて
いる事は前出願（特願昭５７−１６７９４５号）に記載
ずみである。さらに、薄膜非線形抵抗素子の駆動能力を
増すためには、薄膜非線形抵抗素子の閾値電圧（Ｖ，、
）を大きくする必要がある。この点についても前出願（
特願昭５７−１６７９４５号）に記載ずみである。
度、高画質の表示が可能であり、薄膜非線形抵抗素子（
薄膜整流素子）が表示装置用能動付加素子として勝れて
いる事は前出願（特願昭５７−１６７９４５号）に記載
ずみである。さらに、薄膜非線形抵抗素子の駆動能力を
増すためには、薄膜非線形抵抗素子の閾値電圧（Ｖ，、
）を大きくする必要がある。この点についても前出願（
特願昭５７−１６７９４５号）に記載ずみである。
そこで本発明は一基板上に形成された電極群及び整流性
接続部から構成されて℃・る薄膜非線形抵抗素子におい
て、薄膜非線形素子を縦接続する際に生ずる逆整流性接
続部を短絡するために一逆整流性接−続部に金属アイラ
ンド層を導入するものである。金属アイランド層を導入
する事により、薄膜非線形抵抗素子に流せる電流量が太
き（でき、表示素子への電力供給量を大きくする事がで
きる。
接続部から構成されて℃・る薄膜非線形抵抗素子におい
て、薄膜非線形素子を縦接続する際に生ずる逆整流性接
続部を短絡するために一逆整流性接−続部に金属アイラ
ンド層を導入するものである。金属アイランド層を導入
する事により、薄膜非線形抵抗素子に流せる電流量が太
き（でき、表示素子への電力供給量を大きくする事がで
きる。
又−電流量或は耐圧のバラツキ等を減らす律ができる。
さらに−薄膜非線形素子は一表示の高密度化に伴い微細
素子化が要求される。
素子化が要求される。
そこで、短絡すべき金属層をアイランド化する事により
、金属層のエツチング時間を非常に短かくできたり或は
−アイランドの間隙からのエラチントの浸透により一金
属のエツチングなしに一半導体層のエツチングのみで薄
膜非線形素子の縦型接続ができる、金属層のエツチング
時間の短縮により素子劣化の防止、及びプロセスの短縮
化ができる。また、金属のエツチングが不要になる事に
より、プロセス的に簡単になり、素子も安定になる。以
下−図面に基づき本発明の詳細な説明する。
、金属層のエツチング時間を非常に短かくできたり或は
−アイランドの間隙からのエラチントの浸透により一金
属のエツチングなしに一半導体層のエツチングのみで薄
膜非線形素子の縦型接続ができる、金属層のエツチング
時間の短縮により素子劣化の防止、及びプロセスの短縮
化ができる。また、金属のエツチングが不要になる事に
より、プロセス的に簡単になり、素子も安定になる。以
下−図面に基づき本発明の詳細な説明する。
第１図は一薄膜非線形抵抗素子の特性を示ず図である。
横軸は電圧■、縦軸し１電流ＩＬｆ′）ｌｏｇを取った
ものである。薄膜非線形抵抗素子を表示装置に利用する
場合の評価因子とじて−■。Ｆｌ、■１い Ｉ。Ｎがあ
る。良好な表示装置用非線形素子は、Ｉ ＯＦＦが十分
小さい事、Ｖ ｌｋが大きい事、Ｉ ＯＮが十分大きい
事である。
ものである。薄膜非線形抵抗素子を表示装置に利用する
場合の評価因子とじて−■。Ｆｌ、■１い Ｉ。Ｎがあ
る。良好な表示装置用非線形素子は、Ｉ ＯＦＦが十分
小さい事、Ｖ ｌｋが大きい事、Ｉ ＯＮが十分大きい
事である。
第２図に薄膜非線形抵抗素子の構造例を示す。
第２図において−１は基板、２は第１電極−６は半導体
層でＰ型、■型、Ｎ型半導体層より°構成されている。
層でＰ型、■型、Ｎ型半導体層より°構成されている。
、４は、層間絶縁膜−５は第２電極である。半導体層３
は、第１電極２とオーミック性を取るためのＰ型半導体
層及び第２電極５とオーミック性を取るためのＮ型半導
体層及び非線形抵抗接続部の一部であるＩ型半導体層か
ら構成されている。
は、第１電極２とオーミック性を取るためのＰ型半導体
層及び第２電極５とオーミック性を取るためのＮ型半導
体層及び非線形抵抗接続部の一部であるＩ型半導体層か
ら構成されている。
例として、ＰＩＮ型を示したが− ■型半導体層のない
ＰＮ型でも同様である、第３図は、第一２図の薄膜非線
形素子の整流接続部Ｐ Ｉ Ｎ接合を２段に重ねた構成
になっている。このＰＩＮ接合２段の整流部の等価回路
は第４図の如くである。つまり−１１と１６のＰ Ｉ
Ｎ接合間に逆整流接続部ＮＰ接合１２ができている。
ＰＮ型でも同様である、第３図は、第一２図の薄膜非線
形素子の整流接続部Ｐ Ｉ Ｎ接合を２段に重ねた構成
になっている。このＰＩＮ接合２段の整流部の等価回路
は第４図の如くである。つまり−１１と１６のＰ Ｉ
Ｎ接合間に逆整流接続部ＮＰ接合１２ができている。
そのため、Ｉ ＯＮは減少し−かつ一不安定でバラツキ
の大きい素子になってしまう。第３図において−６が基
板、７が下層電極−８がＰＩＪＰＴＮＱ層整流部（半導
体層）、９が層間絶縁膜、１０が上層電極である。第４
図において、１１ばＰＩＮ接合部のダイオード、１２は
、ＮＰ接合部のダイオード−１３は−ＰＩＮ接合部のダ
イオードである。
の大きい素子になってしまう。第３図において−６が基
板、７が下層電極−８がＰＩＪＰＴＮＱ層整流部（半導
体層）、９が層間絶縁膜、１０が上層電極である。第４
図において、１１ばＰＩＮ接合部のダイオード、１２は
、ＮＰ接合部のダイオード−１３は−ＰＩＮ接合部のダ
イオードである。
以上の様に一単純に２層或は多層にしたのでは、ｉ Ｏ
Ｎが減少し表示素子の安定性が減少し、バラツギの大き
い素子になってしまう。
Ｎが減少し表示素子の安定性が減少し、バラツギの大き
い素子になってしまう。
そこで本発明では、第５図に示１〜如く、ＰＩＮ接合部
１７と１７の間のＮＰ接合部に金属アイランド層１８を
導入する事により、第６図の等価回路忙示されている如
（−２１及び２２０ＰＩＮ接合部のダイオードのみにな
る。金属層でなく金属アイランドであっても、アイラン
ド間隙の制御及び、アイランド層に接する層の低抵抗化
で十分コンタクトは取れる。
１７と１７の間のＮＰ接合部に金属アイランド層１８を
導入する事により、第６図の等価回路忙示されている如
（−２１及び２２０ＰＩＮ接合部のダイオードのみにな
る。金属層でなく金属アイランドであっても、アイラン
ド間隙の制御及び、アイランド層に接する層の低抵抗化
で十分コンタクトは取れる。
また、ＩＯＮを十分大きくしたまま、■１．が大きくで
き、素子バラツキをおさえ、表示素子の駆動を十分満足
し、均質な表示パネルが形成できる。
き、素子バラツキをおさえ、表示素子の駆動を十分満足
し、均質な表示パネルが形成できる。
類似な構造素子として、光起電力素子：太陽電池がある
が一要求される特性及び構造が違っている。
が一要求される特性及び構造が違っている。
特性的には、薄膜非線形素子が順方向バイアス（大電流
）動作させるのに対して、太陽電池は光により励起され
た電子及び正孔を電流として取り出すものである。その
ため太陽電池では一一般に短絡用の金属層或は導電層は
入れていない。栴造面でも、同様な事が言える、 つまり、太陽電池では、半導体層へ光が入射されなけれ
ばならない。そのため、少なくても片面ば、光が半導体
層へ入射する様に透明電極が使われる。これに対し一薄
膜非線形素子は、Ｉ ＯＦＦを極力小さくおさえなくて
はならない。そのため−半導体層へは極力光が入射され
ない様に半導体層の上下面を金属で覆い光マスクを形成
したり一半導体上へ光吸収層をもうけたり一或は、光起
電力を外部へ取り出さない様に薄膜非線形素子を２個リ
ング状に組み合せ、リング内で電流を消費させたりする
事が必要になる。太陽電池と薄膜非線形素子の構造は多
くの違った点を有している。
）動作させるのに対して、太陽電池は光により励起され
た電子及び正孔を電流として取り出すものである。その
ため太陽電池では一一般に短絡用の金属層或は導電層は
入れていない。栴造面でも、同様な事が言える、 つまり、太陽電池では、半導体層へ光が入射されなけれ
ばならない。そのため、少なくても片面ば、光が半導体
層へ入射する様に透明電極が使われる。これに対し一薄
膜非線形素子は、Ｉ ＯＦＦを極力小さくおさえなくて
はならない。そのため−半導体層へは極力光が入射され
ない様に半導体層の上下面を金属で覆い光マスクを形成
したり一半導体上へ光吸収層をもうけたり一或は、光起
電力を外部へ取り出さない様に薄膜非線形素子を２個リ
ング状に組み合せ、リング内で電流を消費させたりする
事が必要になる。太陽電池と薄膜非線形素子の構造は多
くの違った点を有している。
つまり一太陽電池では一第３図の７或は１０の電極層が
透明であるのに対し、本発明の薄膜非線形抵抗素子は第
５図の構成から成っている。第５図において、１５が基
板、１６が下層電極−１７及び１７がＰＩＮ整流部（半
導体層）、１８が短絡用の金属アイランド層、１９が層
間絶縁膜、２０が上部電極である。第６図は、第５図の
等価回路であり２１及び２２がＰＩＮ接合部のダイオー
ドである。
透明であるのに対し、本発明の薄膜非線形抵抗素子は第
５図の構成から成っている。第５図において、１５が基
板、１６が下層電極−１７及び１７がＰＩＮ整流部（半
導体層）、１８が短絡用の金属アイランド層、１９が層
間絶縁膜、２０が上部電極である。第６図は、第５図の
等価回路であり２１及び２２がＰＩＮ接合部のダイオー
ドである。
以上より明らかな如く、本発明は一基板上に形成された
電極群及び整流性接続部から成る薄膜非線形抵抗素子を
有する表示パネルにおいて一薄膜非線形抵抗素子を縦接
続する際に生ずる逆整流接続部を短絡するために一薄膜
非線形抵抗素子間に金属アイランド層をもうける事によ
り一 ■。Ｎを十分大きくしたまま− Ｖ ｌｈを大き
くてき一表示品質の向上ができる。
電極群及び整流性接続部から成る薄膜非線形抵抗素子を
有する表示パネルにおいて一薄膜非線形抵抗素子を縦接
続する際に生ずる逆整流接続部を短絡するために一薄膜
非線形抵抗素子間に金属アイランド層をもうける事によ
り一 ■。Ｎを十分大きくしたまま− Ｖ ｌｈを大き
くてき一表示品質の向上ができる。
さらに、薄膜非線形素子は一表示の高密度化に伴い微細
素子化が要求される。そこで、短絡すべき金属層をアイ
ランド化する事により一金属層のエツチング時間を非常
に短かくできたり或は、アイランドの間隙からのエツチ
ング液の浸透により、金属のエツチングなしに、半導体
１層のエツチングのみで薄膜非線形素子の縦型接続がで
きる。金属層のエツチング時間の短縮により素子劣化の
防止、及びプロセスの短縮化ができる。ま１こ、金属の
エツチングが不要になる事により−プロセス的に簡単に
なり一素子も安定になる。
素子化が要求される。そこで、短絡すべき金属層をアイ
ランド化する事により一金属層のエツチング時間を非常
に短かくできたり或は、アイランドの間隙からのエツチ
ング液の浸透により、金属のエツチングなしに、半導体
１層のエツチングのみで薄膜非線形素子の縦型接続がで
きる。金属層のエツチング時間の短縮により素子劣化の
防止、及びプロセスの短縮化ができる。ま１こ、金属の
エツチングが不要になる事により−プロセス的に簡単に
なり一素子も安定になる。
以下に実施例を用いて本発明を説明する。
第７図は、半導体層がＰ型半導体層−Ｉ型半導体層−Ｎ
型半導体層から成るＰＩＮ接合の２層構造から成り、Ｉ
） Ｉ ＮとＰＩＮＯ間に金属アイランド層を形成した
２層薄膜非線形抵抗素子の製造工程を表わしている。
型半導体層から成るＰＩＮ接合の２層構造から成り、Ｉ
） Ｉ ＮとＰＩＮＯ間に金属アイランド層を形成した
２層薄膜非線形抵抗素子の製造工程を表わしている。
第７図Ａは一基板６ｏ上へ透明電極層６１（表示電極層
）及び下層電極６２及び１層月のＰＩＮ型ダイオード層
３１３４．３５を形成した図である。第７図へにおいて
−６０はガラス或はセラミックス基板、６１は表示電極
層でＩＴＯ或は、ｓｎ’ｏ２或は薄膜金属膜である。６
２は下層電極でＣｒ或はＡｌ−Ｎｉであり、６２はＰ型
半導体層であり不純物としてＢ（ボロン）がドーピング
しであるアモーファス・シリコンである。ろ４は不純物
濃度の低い■型半導体層であり−アモーファス・シリコ
ン、６５はＮ型半導体層であり不純物としてＰ（リン）
がドーピングしであるアモーファス・シリコンでアル。
）及び下層電極６２及び１層月のＰＩＮ型ダイオード層
３１３４．３５を形成した図である。第７図へにおいて
−６０はガラス或はセラミックス基板、６１は表示電極
層でＩＴＯ或は、ｓｎ’ｏ２或は薄膜金属膜である。６
２は下層電極でＣｒ或はＡｌ−Ｎｉであり、６２はＰ型
半導体層であり不純物としてＢ（ボロン）がドーピング
しであるアモーファス・シリコンである。ろ４は不純物
濃度の低い■型半導体層であり−アモーファス・シリコ
ン、６５はＮ型半導体層であり不純物としてＰ（リン）
がドーピングしであるアモーファス・シリコンでアル。
第７図Ｂは、１層口と２層目のＰＩＮダイオードの中間
層として金属アイランド層を形成した図である。形成法
としては金属膜を極めて薄く形成する場合−或は−１層
目のダイオードの最上層−Ｎ層表面を荒らし一金属の伺
着状態を変えたり一或は金属膜形成後エンチング又は、
ガス粒子でたたいたりする方法がある。材料としては、
Ａ／ｌＣｒ−Ｎｉ、’＋”、−ｔｘ、等である。第７図
Ｂにおいて３６が金属アイランド層である。
層として金属アイランド層を形成した図である。形成法
としては金属膜を極めて薄く形成する場合−或は−１層
目のダイオードの最上層−Ｎ層表面を荒らし一金属の伺
着状態を変えたり一或は金属膜形成後エンチング又は、
ガス粒子でたたいたりする方法がある。材料としては、
Ａ／ｌＣｒ−Ｎｉ、’＋”、−ｔｘ、等である。第７図
Ｂにおいて３６が金属アイランド層である。
第７図Ｃは一金属アイラノド層６６或は−ＰＩＮダイオ
ード上へ２層目のＰＩＮダイオードを形成した図である
。また−半導体層の安定化及び−エノチングーフォトリ
ゾグラフ工程による半導体層の劣化を防止するための金
属層も形成しである。第７図Ｃは第２層目のＰＩＮダイ
オード層を形成した図で６７がＰ型半導体層であり、６
８が■型半導体層−６９がＮ型半導体層であり−アモー
ファス・シリコンより成っている。４０は、半導体層の
安定化及びエツチング液フォトリゾグラフ工程による半
導体層の劣化を防止するための金属層（トップメタル層
）でＡｌ−Ｃｒである。
ード上へ２層目のＰＩＮダイオードを形成した図である
。また−半導体層の安定化及び−エノチングーフォトリ
ゾグラフ工程による半導体層の劣化を防止するための金
属層も形成しである。第７図Ｃは第２層目のＰＩＮダイ
オード層を形成した図で６７がＰ型半導体層であり、６
８が■型半導体層−６９がＮ型半導体層であり−アモー
ファス・シリコンより成っている。４０は、半導体層の
安定化及びエツチング液フォトリゾグラフ工程による半
導体層の劣化を防止するための金属層（トップメタル層
）でＡｌ−Ｃｒである。
第７図りは一第７図Ｃまでに形成された膜を所定の大き
さにパターニングした図である。この際、アモーファス
・シリコン層は反応性イオンエツチングでエツチングを
行ない、短絡用の金属アイランド層のエツチングは特に
行なわなυ・０第７図Ｅは本発明を用いて形成した薄膜
非線形抵抗素子である。第７図Ｅは、層間絶縁膜として
、Ｓ １（Ｊ２＋ Ｓ、＋３Ｎ、＋ポリイミド樹脂等を
形成した後に所定の所にコンタクトホールな形成し一配
線層としてＡｄ或ばＣｒを形成後、パターニングしたも
のである。第７図Ｅにおいて、４１が層間絶縁膜、４２
が配線層である。第７図Ｅの素子と各表示媒体を組み合
せる事により高＠５度で高品質の表示装置の形成ができ
る。
さにパターニングした図である。この際、アモーファス
・シリコン層は反応性イオンエツチングでエツチングを
行ない、短絡用の金属アイランド層のエツチングは特に
行なわなυ・０第７図Ｅは本発明を用いて形成した薄膜
非線形抵抗素子である。第７図Ｅは、層間絶縁膜として
、Ｓ １（Ｊ２＋ Ｓ、＋３Ｎ、＋ポリイミド樹脂等を
形成した後に所定の所にコンタクトホールな形成し一配
線層としてＡｄ或ばＣｒを形成後、パターニングしたも
のである。第７図Ｅにおいて、４１が層間絶縁膜、４２
が配線層である。第７図Ｅの素子と各表示媒体を組み合
せる事により高＠５度で高品質の表示装置の形成ができ
る。
以上の如く一表示装置用多層薄膜非線形抵抗素子におい
て、多層に形成された薄膜非線形抵抗素子間に金属アイ
ランド層を形成する事により−１ＯＮを減少さぜる事な
く■１．が大きくでき、安定で経時変化の少ない多層薄
膜非線形抵抗素子の形成が可能となる。半導体層の形成
法は、プラズマＣＶＤ法のみならず、光ＣＶＤ法、スパ
ッタ法、蒸着法、イオンブレーティング法が有効である
。
て、多層に形成された薄膜非線形抵抗素子間に金属アイ
ランド層を形成する事により−１ＯＮを減少さぜる事な
く■１．が大きくでき、安定で経時変化の少ない多層薄
膜非線形抵抗素子の形成が可能となる。半導体層の形成
法は、プラズマＣＶＤ法のみならず、光ＣＶＤ法、スパ
ッタ法、蒸着法、イオンブレーティング法が有効である
。
半導体の種類は−アモーファス・シリコン−微結晶シリ
コン−シリコンカーバイド−シリコンゲルマニウム−シ
リコンナイトライドがある。アモーファス・シリコンは
薄膜にもかかわらず価電子制御ができるため半導体とし
て格好の材料である。
コン−シリコンカーバイド−シリコンゲルマニウム−シ
リコンナイトライドがある。アモーファス・シリコンは
薄膜にもかかわらず価電子制御ができるため半導体とし
て格好の材料である。
必要に応じてＢ−Ｐ＝ １−１− Ｎ＝ （Ｌ Ｃ，Ｇ
、、Ｓ ｎ−Ａｌ１− Ｌ ｌ−Ａ ｓ等を添加しても
よＵ−。
、、Ｓ ｎ−Ａｌ１− Ｌ ｌ−Ａ ｓ等を添加しても
よＵ−。
第１図は、薄膜非線形抵抗素子の特性を示すグラフであ
る。第２図は、一般の１層薄膜非線形抵抗素子の構造を
示す断面図。第３図は、一般の２層薄膜非線形抵抗素子
の構造を示す断面図、第４図は第３図の等価回路図、第
５図は、本発明を用いた２層薄膜非線形抵抗素子の構造
を示す断面図、第６図は一第５図の等価回路図−第７図
は、本発明を用いた実施例の工程を示す断面図である。 Ｖ ｏ ｒ ｒ・・・・・・Ｉ ＯＦＦでの電圧、Ｖ
ＯＮ・・・・・ＩＯＮでの電圧− １，６−１５，３０・・・・・・基板、６．８−１７＝
１７・・・・・・半導体層。 １８．３６・・・・・金属アイランド層。 第１図 ｙｏＦＦＶｔｈ ＶＯＮ 電圧（Ｖ） 第２図 り λ 第７図 （Ｃ） 第７図 （Ｄ） Ｊυ （Ｅ）
る。第２図は、一般の１層薄膜非線形抵抗素子の構造を
示す断面図。第３図は、一般の２層薄膜非線形抵抗素子
の構造を示す断面図、第４図は第３図の等価回路図、第
５図は、本発明を用いた２層薄膜非線形抵抗素子の構造
を示す断面図、第６図は一第５図の等価回路図−第７図
は、本発明を用いた実施例の工程を示す断面図である。 Ｖ ｏ ｒ ｒ・・・・・・Ｉ ＯＦＦでの電圧、Ｖ
ＯＮ・・・・・ＩＯＮでの電圧− １，６−１５，３０・・・・・・基板、６．８−１７＝
１７・・・・・・半導体層。 １８．３６・・・・・金属アイランド層。 第１図 ｙｏＦＦＶｔｈ ＶＯＮ 電圧（Ｖ） 第２図 り λ 第７図 （Ｃ） 第７図 （Ｄ） Ｊυ （Ｅ）
Claims (1)
- 【特許請求の範囲】 （１１表示装置用薄膜非線形抵抗素子において一該薄膜
非線形素子を重ねて多層に形成し該薄膜非線形抵抗素子
の境界の半導体層間に金属アイランド層を形成した事を
特徴とする薄膜非線形抵抗素子。 （２）薄膜非線形抵抗素子は整流性接続部がＰＮ接合で
ある事を特徴とする特許請求の範囲第１項記載の薄膜非
線形抵抗素子。 （３）薄膜非線形抵抗素子は整流接続部がＰ型半導体層
とＮ型半導体層と、間に低不純物濃度の■型半導体層が
形成されている事を特徴とする特許請求の範囲第１項記
載の薄膜非線形抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117489A JPS609177A (ja) | 1983-06-29 | 1983-06-29 | 薄膜非線形抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117489A JPS609177A (ja) | 1983-06-29 | 1983-06-29 | 薄膜非線形抵抗素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609177A true JPS609177A (ja) | 1985-01-18 |
Family
ID=14712983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117489A Pending JPS609177A (ja) | 1983-06-29 | 1983-06-29 | 薄膜非線形抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609177A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336542U (ja) * | 1986-08-25 | 1988-03-09 | ||
| US5142331A (en) * | 1988-01-22 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Photoelectric conversion semiconductor device |
| JPH0820955A (ja) * | 1994-07-09 | 1996-01-23 | Nisshoku Corp | 法枠形成用の検測枠とこれを用いる法枠工法 |
| JPH0820956A (ja) * | 1994-07-09 | 1996-01-23 | Nisshoku Corp | 法枠形成用の検測枠とこれを用いる法枠工法 |
| JPH0827801A (ja) * | 1994-07-16 | 1996-01-30 | Nisshoku Corp | 法枠形成用の枠体およびこの枠体を用いた法枠工法 |
| JPH08291524A (ja) * | 1995-04-20 | 1996-11-05 | Koiwa Kanaami Kk | 法枠用型枠におけるスペーサ |
-
1983
- 1983-06-29 JP JP58117489A patent/JPS609177A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6336542U (ja) * | 1986-08-25 | 1988-03-09 | ||
| US5142331A (en) * | 1988-01-22 | 1992-08-25 | Mitsubishi Denki Kabushiki Kaisha | Photoelectric conversion semiconductor device |
| JPH0820955A (ja) * | 1994-07-09 | 1996-01-23 | Nisshoku Corp | 法枠形成用の検測枠とこれを用いる法枠工法 |
| JPH0820956A (ja) * | 1994-07-09 | 1996-01-23 | Nisshoku Corp | 法枠形成用の検測枠とこれを用いる法枠工法 |
| JPH0827801A (ja) * | 1994-07-16 | 1996-01-30 | Nisshoku Corp | 法枠形成用の枠体およびこの枠体を用いた法枠工法 |
| JPH08291524A (ja) * | 1995-04-20 | 1996-11-05 | Koiwa Kanaami Kk | 法枠用型枠におけるスペーサ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3661941B2 (ja) | モノリシックバイパスダイオードおよび太陽電池ストリング装置 | |
| US5458694A (en) | Multispectral photovoltaic component comprising a stack of cells, and method of manufacture | |
| TWI383447B (zh) | 用於導電材料之蝕刻劑以及使用該蝕刻劑製造薄膜電晶體陣列面板之方法 | |
| US4642620A (en) | Matrix display device | |
| US5008590A (en) | Display arrangement having pin diode switching elements | |
| US5593917A (en) | Method of making semiconductor components with electrochemical recovery of the substrate | |
| JPS609177A (ja) | 薄膜非線形抵抗素子 | |
| US5523610A (en) | Photodiode array and method for manufacturing the same | |
| JPH0669096B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP3212686B2 (ja) | 半導体発光素子 | |
| JPS6016473A (ja) | 非線形抵抗素子 | |
| JP2892929B2 (ja) | 集積型光電変換素子の製造方法 | |
| EP0521565B1 (en) | Semiconductor device and method of manufacturing same, display device provided with such a semiconductor device | |
| JPS6141156B2 (ja) | ||
| JP2671554B2 (ja) | 赤外線検知器の製造方法 | |
| JPH0244792A (ja) | 半導体発光装置の製造方法 | |
| JP2511023B2 (ja) | 双方向性サイリスタ | |
| JPS6346781A (ja) | 抵抗付モノリシツク・フオトダイオ−ド・アレイ | |
| JPS62142374A (ja) | 光電変換半導体装置作製方法 | |
| JPS6043867A (ja) | 表示装置用非線形抵抗素子製造法 | |
| JPH07297413A (ja) | 酸化物負性抵抗素子とその製造方法 | |
| JP2896934B2 (ja) | 非線形薄膜素子 | |
| JPS62180331A (ja) | 表示装置用薄膜ダイオ−ド | |
| JPS607183A (ja) | 非線形抵抗素子の製造法 | |
| JPS637472B2 (ja) |