JPS609259A - スイツチングシステム試験回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く技術分野〉 本発明は、スイッチングシステムに関し、詳しくはスイ
ッチングシステム内の上記システムの伝送経路を試験し
得る循環ループ配列に関する。

〈従来技術〉 スイッチングシステムは、通常電話セットや電話セット
とトランクやトーン受信器やトーン発生器などの周辺装
置間の信号伝送経路を相互接続するために使用される。

典型的なスイッチングシステムは、数個の段を有するス
イッチングネットワーク（スイッチング回路網）で形成
され、上記段とは、ライン回路やトランク回路などの周
辺機器インターフェース回路であり、筆記段はＪ上記ス
イッチングネットワークと共通制御装置に接続される。

周辺装置がサービスの要求を示す信号を発生すると、上
記共通制御装置は、上記スイッチングネットワークを通
って要求された周辺装置間に接続を組立てる。これと同
様の一般的機能は、上記システムが空間分割スイッチン
グネットワークとして動作しても、時間分割スイッチン
グネットワークとして動作しても与えられる。

種々のスイッチングされたリンク（空間分割スイッチン
グでも時間分割スイッチングでも）を通る伝送経路は、
当然能動的構成要素と受動的構成要素のどちらをも通っ
て組立てられなければならない。これらの構成要素は時
々故障するので、上記伝送経路とスイ・ンチを試験して
、それらの無欠陥を保証することが上記システムの重要
な機能である。上記伝送経路およびスイッチを試験する
ために用いられる方法の１つは、上記スイッチングネッ
トワークを通って伝送経路ループを組立て、該経路に信
号を注入するために上記伝送経路ループにマトリックス
試験装置を接続し、上記ループを通過した結果の信号を
受信し、受信信号を注入信号と比較する方法である。両
信号間に何らかの差異があれば、それは上記ループを形
成する上記伝送経路に不完全な特質があることを意味す
る。

伝送経路を試験するための上記の方法は、主スイツチン
グネットワークを通って周辺装置間にループを組立てて
、夫々の使用可能な伝送経路を適切に試験することを必
要とする。従って、この方法は相当数のスイッチングネ
ットワーク交差点（空間分割型の交差点またはそれと等
価値の時間分割装置）を相当な時間のあいだ使用し、そ
の交差点（または時間分割装置）と該交差点に連合する
リンクは、上記試験の期間中利用できない。この種の循
環ループ試験はそのシステムの送話伝送容量を相当減少
させることが分かっている。

上記循環ループ試験システムは、シャンクターを経て周
辺装置相互間よりもむしろ、ジャンクターと周辺装置と
の間にも使用されている。この場合、トーンは、上記ジ
ャンクターから上記周辺装置に注入され、その結果のト
ーンは、試験装置に戻って受信される。この種の循環ル
ープ試験もまたそのネットワークの送話伝送容量を相当
減少させることが分かっている。

スイッチングネットワークを試験する他の方法、特にＰ
ＣＭ（パルス符号変調）信号スイッチングシステムにお
いては、２つの２進法試験特別ビツトが全てのメツセー
ジに注入され、それと同様の試験メツセージが、通信し
ている２つの周辺装置へループを経て伝送される。もし
両周辺装置で受信されたメツセージが同一であれば、そ
のループは無欠陥であると考えることがでトる。

しかし、この方法においては、全ての通信の間中、伝送
ループと絶えずチェックするので、非常な時間消費があ
り、それが再びそのシステムの送話伝送容量を相当減少
させる。

〈発明の目的、構成〉 本発明は、システム内の周辺装置間の伝送ループ全体を
比較的長時間のあいだ忙しくさせる必要なくスイッチン
グネットワークを試験できる方法および装置に関するも
のである。本発明は、個々のスイッチ（またはそれと等
価値の時間分割装置）や、スイッチング段とネットワー
クとの間のループや、周辺装置間の完全なループや、周
辺装置とその局部制御装置との間の短いループなど、実
に長、短にかかわらず上記システム内で組立てられるい
かなるループも、いかなるスイッチをも試験゛でとる手
段を提供する。この上らに、上記システムは万能でかつ
効率が高い。さらに、制御メツセージが通信メツセージ
から分離されてスイッチングおよび経路づけされるとい
う類のない型のスイッチングシステムを用いているため
、通信メツセージ経路は、上記試験の処理のための監視
信号を伝送する必要がない。試験は、上記スイッチやリ
ンクが暇な時の罰にもより好んで行なうことができる。

その結果は、上記システムに前述の従来例よりも実質的
に少ない衝撃しか与えず、さらに上記システム内の構成
要素の特定の欠陥を自動的力り従来よりも高精度に分離
する能力を改善するスイッチングシステム試験装置であ
る。

この試験装置は、上記の類のないシステム構造に基づく
のみならず、時間、空間分割スイ・ンチネ・ノドワーク
の組合せという分離した発明１こも基づ〜）ており、上
記時間、空間分割スイ・／チネ・ノドワークは、時分割
入、出力ポート相互間の通信を許すばかりでなく、上記
スイッチへの直列ＰＣＭ時分時分割チャネル人力出力列
バスとの間を接続し得るマイクロプロセッサとの通信を
も許す。このスイッチは、フンラッＹ・レヴイスの発明
で社団法人ミテルに帰す１９８１年９月１１日提出のカ
ナダ国特許出願３８５，７２６　に述べられており、こ
こで゛はＤＸスイッチとして言及されてりする。

〈実施例〉 第１図は、代表的な従来システムのプロ・ツク図を示す
。上記システムは、スイ・ンチングマトリ・ンクスを制
御する共通制御装置１を備え、上記スイッチングマトリ
ックスは、１つまたは複数の第１段２Ａ、２Ｂ等を含み
、該第１段は、通信リンクを経て第２段３に接続される
。電話セ・ント４のような周辺装置は、上記１つまたは
複数の第１段に接続される。従来例のいくつかにおいて
は、ネ・ノド　。

ワークシャンクター（図示せず）が、上記第２段３内の
種々のリンクを相互に連結するために用いられる。トラ
ンク回路は、ある場合には周辺装置として、またある場
合にはさらにスイッチングマトリックスを経て、第２段
３に接続される。もちろん、このようなシステムの種類
は多様性に富んでいる。　従来の試験方法では、マトリ
ックステスター５が、例えばシャンクターを介してスイ
ッチングネットワーク（スイッチング回路網）に接続さ
れる。上記共通制御装置１は、通信経路ループ６（破線
で示す）を組立てる。上記信号ループは、マトリックス
テスター５を、上記第２段３のスイッチおよび上記第１
段２Ｂに継がるリンクさらに上記第２段３へ向うリンク
を通り、第２段３のスイッチおよび第１段２に継がるリ
ンクおよび第１段２内のスイッチおよび第２段３へ向う
リンクさらに第２段３内のスイッチを通って、上記マト
リックステスター５へ戻るよう接続する。そしてマトリ
ックステスター５は上記ループ６に信号音を印加し、該
信号音は上記リンクとスイッチの交差点の全てを通って
、このループを通過した信号音は上記マトリックステス
ター５に再び受信される。もし受信信号音が、予め選定
したレベル以下の振幅に減少したり、全く現われなかっ
たり、帯域幅または池の質的低下を被ったり、予め選定
した範囲を越えた直流電流の偏りを搬送するならば、上
記マトリックステスターは、試験された伝送経路に欠陥
があるということを確定することがでとる。

上記マトリックステスター５から（図示しない手段を通
って）伝送経路に欠陥があるという情報を受けた後、上
記共通制御装置１は、完全なループを試験する多数の択
一的経路を組立てねばならず、該経路は、上記と同様に
夫々が各自のリンクと交差点を有し、そうしてどのリン
クやスイッチ交差点に欠陥があるかを絞り込んで、決定
することができる。ループをｉｉｔ験し、欠陥を分離す
るためには、明らかに非常に多くの試験時間と非常に多
くのリンクやスイッチの使用とを必要とする。

本発明によれば、個々のスイッチも、所望の長さのルー
プと同様に試験することができる。このシステムを、Ｐ
ＣＭ（パルス符号変調）時分割マルチプレクススイッチ
ングネットワークに関連して述べることにするが、ひと
たびこの原理が理解されれば、当業者は同様の概念を用
いて空間分割ネットワークを設計でとるものと考えられ
る。

第２図は、本発明を実施するシステムのブロック図を示
し、制御プロセッサ７は、高速並列バス８を経て２種の
スイッチングネットワーク、即ちメツセージスイッチと
して後述する監視および制御の回路経路手段としてのス
イッチングネットワーク９および回路スイッチとして後
述するスイッチングネットワーク１０と通信する。メツ
セージスイッチと回路スイッチは、共に直列リンクを経
て１つまたは複数の周辺機器制御装置１１Ａ、１１Ｂに
接続され、該周辺機器制御装置は、周辺インターフェー
ス装置（図示せず）を経て周辺装置１２Ａ、１２Ｂ、１
３等に接続される。各周辺機器制御装置は、スイッチン
グネットワークを備える。

記述を容易にするため、上記周辺装置が夫々のインター
フェース装置を含むと仮定する。サービス装置１４もバ
ス８に接続される。

前述のシステムは、コンラッド・レヴイスの発明で社団
法人ミテルに帰す１９８３年２月１８日提出のカナダ国
特許出願４２１，９３６　に述べられている。このシス
テムにおいて、監視信号と制御信号は、メツセージスイ
ッチ９とバス８を通るリンクを経て、周辺機器制御装置
と制御プロセッサとの開で（即ち、周辺装置から周辺機
器制御装置を経て制御プロセッサへ）伝送される。周辺
装置間の実際の通信信号は、周辺装置から周辺（幾器制
御装置と回路スイッチ１０と周辺機器制御装置とを通り
他の周辺装置へ組立てられた回路を通過する。ある場合
には、通信信号回路は、回路スイッチ１０を通らず１つ
の周辺（幾器制御装置のみを通って周辺装置相互間に接
続される。例えば、トーン　′受信器１３が、電話セラ
）１２Ｂと同じ周辺機器制御装置に接続され、上記電話
セットからのトーンダイヤリング信号を受信せねばなら
ない場合である。しかし、トーン受信器１３を継いでい
ない周辺機器制御装置に周辺電話セラ）１２Ａが接続さ
れるならば、回路伝送経路は、周辺機器制御装置１１Ａ
と回路スイ・ンチ１０と周辺様器制御装置１１Ｂとを通
り、電話セット１２Ａとトーン受信器１３との間に組立
てられる。サービスと電話接続の組立てとの要求を促進
する監視信号ならびに制御信号は、周辺機器制御装置と
メツセージスイッチ９とバス８とを通る分離したメツセ
ージリンクを経て、周辺トーン装置または周辺トーン受
信器と制御プロセッサ７どの間を往復する。

本発明によれば、実質的には任意の長さの局部的監視ル
ープを組立てることができ、このシステム内の実質的に
はいかなるスイッチやリンクも試験することができる。

例えば、電話セラ）１２Ｂのインターフェースとトーン
受信器１３との開の周辺機器制御装置１１Ｂを通る短い
伝送経路を試験する場合、制御プロセッサ７は、バス８
とメツセージスイッチ９を経て周辺機器制御装置１１Ｂ
に制御メツセージを送り、該制御メツセージによって上
記周辺（幾器制御装置１１Ｂは、内蔵するスイッチング
マトリックス（例えば、時分割スイッチングマトリック
ス）を通り上記電話セットのインターフェースとトーン
受信器１３との１ｉｆ１１こ通信ループを組立てるが、
該通信ループは、この場合回路スイッチ１０へのリンク
を除外している。さらに、試験メツセージが、サービス
装置１４からバス８とメツセージスイッチ９と周辺（幾
器制御装置１１Ｂとを経て上記通信ループに送られ、該
通信ループを通過した試験結果の信号は、直前に述べた
メツセージスイッチリンクの系を通ってサービス装置１
４に戻り、該サービス装置１４に受信される。

このようにして、小規模で孤立した伝送ループを組立て
、試験することか゛できる。

同様の方法で他の形のループを組立て、試験することが
できる。例えば、制御プロセッサ７は、バス８を通すメ
・ンセーシスイッチ９を経て周辺は器制御装置１１Ａと
回路スイッチ１０とにメツセージを送ることかでと、該
メツセージによって周辺電話１２Ａのインターフェース
から周辺機器制御装置１１Ａと回路スイッチ１０と周辺
機器制御装置１１Ｂとを通りトーン受信器１３のインタ
ーフェースへの回路スイッチループ１６が組立てられる
。試験１−ン信号がサービス装置１４によってメツセー
ジループに注入され、局部ループ１５に関する応答信号
が前述のメツセージリンクを経て受信される。このよう
にして、周辺インターフェース相互間の完全なループま
たは長いループを組立て、試験することができる。回路
経路の試験について特に述べて鰺だので、メツセージス
イッチ経路も試験することができるということに特に言
及しておく。メツセージスイッチ経路を試験するために
組立てられたループは、参照番号１７で示される。この
例では、制御プロセッサ７からのメツセージスイッチル
ープは、バス８とメツセージスイッチ９と周辺機器制御
装置１１Ａとを通って周辺電話１２Ａのインターフェー
スへ向って組立てられる。制御メツセージは、サービス
装置１４によって注入され、上記ループ（２重リンク）
の帰路を経て解析のため受信される。

第３図は、本発明を実施するために用いた前述のＤＸス
イッチ１８のブロック図であり、該ＤＸスイッチは、基
本的なスイッチング要素として上記メツセージスイッチ
や上記回路スイッチや上記周辺（幾器制御装置に備えら
れている。上記ＤＸスイッチ自体は、時間、空間分割ス
イッチの組合せであり、より好ましい形としては、夫々
時分割された３２のチャネルをもつ８本の入力線１９と
、夫々時分割された３２のチャネルをもつ８本の出力線
２０とを用いている。上記カナダ国特許出願３８５．７
２６　で述べたように、上記入力線の任意の１本から上
記出力線の任意の１本へスイッチングすることができる
。この基礎的（幾能は、フランス、パリ、トンプソン−
Ｃ３Ｆに与えられた１９７８年６月６日発行の米国特許
４，０９３，８２７にも述べられている。しかし、本発
明では、出力線の１本２ＯＡが入力線の１本１９Ａに戻
るよう接続され、ループバック構造を生ぜしめている。

従って、入力線１９の任意のチャネルを、入力線１９Ａ
にループバックする出力線２ＯＡの任意のチャネルに接
続することがでと、入力線１９の任意のチャネルを出力
線２０（２ＯＡを含む）の任意のチャネルに接続するこ
とができる。

カナダ国特許出願３８５，７２６　に述べられており、
本発明に用いられるＤＸスイッチにおいて、１列バス２
１がＤＸスイッチをインターフェースし、それによって
上記並列バスからのデータ信号は、任意の出力線２０（
２ＯＡを含む）の任意のチャネルに印加されることがで
き、任意の入力線１９（１９Ａを含む）の任意のチャネ
ルからのデータ信号は、並列バス２１に受信されること
ができる。

この構造は、上記トンプソン−〇ＳＦの特許に記載の構
造と著しく異なり、本発明を促進するものである。

従って、試験メツセージ（即ちサービス装置１４からの
ＰＣＭ）−ン）は任意の入力線１９の任意のチャネルと
並列バス２１とに受信され得ることが分か１）、上記並
列バス２１は、カナダ国特許出願４２１，９３６　に記
載されたように制御プロセッサへ導くメツセージ伝送経
路をインターフェースしている。また、入力チャネルに
受信されたいかなる試験メツセージも、上記ＤＸスイッ
チ内の任意のチャネル割り当てを経て、ループバック出
力線２ＯＡから入力線１９Ａ回送され得る。従って、局
部的ＤＸスイッチを通ってループバックする経路は、試
験され乞ことができる。

さらに、試験メツセージは、上記メツセージリンク系を
経て並列バス２１に受信され得、任意の（局部的ＤＸス
イッチのメモリに格納された）チャネル割り当てを経て
ループバック出力線２ＯＡに印加され得、ループバンク
入力線１９Ａに入力されイし再び並列バス２１に受信さ
れ得る。このようにして、ＤＸスイッチ１８自体は、残
りの入力線および出力線の直列ＰＣＭチャネルのいずれ
をも使わずに、試験され得る。従来のシステムは、基本
スイッチマトリックスまたは基本スイッチネットワーク
だけを含むような短いループを試験することは明らかに
できなかった。・池のループバック構造と同じくこの構
造も、以下のこのシステムの詳細な記述とＤＸスイッチ
自体とを考察することによってより良（理解できるであ
ろう。なお、以下の詳細な記述には、上記システムが好
んで用いられている。

ここに述べるＤＸスイッチは、本発明において、回路ス
イッチやメツセージスイッチや周辺機器制御装置などに
スイッチング要素としで用いられ、試験信号と同じく伝
送されるべき信号をも伝送する。

第４Ａ図は、カナダ国特許出願４２１，９３６に述べら
れたようなより好ましい基本的スイッチングネットワー
クをより詳細に示している。

主制御プロセッサ２０７は、良く知られた方法で主コン
トロール・バ′ス２１２に継がれるマイクロ・コンピュ
ータからなる主制御器２１１を備える。大量データ記憶
メモリ２１３と、大容量データ転送回路２１４とが同様
にバス２１２に継がれる。繰作技術に熟達した人は、ス
イッチングシステムの繰作を制御でトるマイクロ・コン
ピュータの操作を知っていると仮定する。

主制御装置、は、メモリ２１３と共同してプログラムと
データを収容し、上記システムの操作を制御し、上記シ
ステムの諸要素（エレメント）の状態メモリ・マツプを
保持する。

コムラムバッフｙ（ＣＯＭＲＡＭ　ｂｕｆｆｅｒ）２１
４゛として後述するコミュニケーションバッフ７は、１
６ビツト並列バスを経てバス２１２に接続される。バッ
フ７２１４．’は、一つはメツセージ・スイッチ２０３
用ともう一つは回路スイッチ２０４用の２つの独立した
２ポートバツフ７で実際１こ作られている。

上記コムラム・バッフ７２１４’は、ｉｆＥ列バス２０
２Ａを経てメツセージ・スイッチ２０３に、より詳細に
は該メツセージ・スイッチの中のメツセージ・スイッチ
・プロセッサ２１５．クロ、２り・トーン発生器２１６
．　メツセージ・スイッチング・マトリックス２１７に
接続される。

より好ましい上記実施例では、メツセージ・スイッチン
グ・マトリックス１７は、２，０４８ＭＨｚで動作する
３２個までの双方向直列メンセージリンク（０〜３１）
を有する。上記各リンクは周辺機器制御装置２０５のプ
ロセッサに接続される。

コムラム・バッファ２１４′は、並列バスヲ経て回路ス
イッチ２０４に、詳細には該回路スイッチの一部をなす
回路スイッチ・プロセッサ２１８に接続される。

回路スイッチは、時間と空間分割スイッチング・マトリ
ックスの結合を形成する４個の部分をもつ回路スイッチ
モジュールをも備える。各モジュールは、１６ライン出
カをもっスイッチングマトリックス２１９によって６４
本の並列ライン久方を含み、このマトリックスはローカ
ルバスっまり地域バス２２０に接続される６４本の入力
線をもち、その１６本の出力線は周辺スイッチトランシ
ーバに接続される。上記周辺スイッチトランシーバから
の１６本の入力ラインは、各部分においてマルチプレク
サ２２１に接続され、該マルチプレクサの出力は上記バ
ス２２０に継がれる。上記回路スイッチプロセッサは、
コントローノ匹バス２２２に接続され、該フントロール
・バスに上記スイッチングマトリックス１９の制御器が
接続される。

上記回路スイッチモノユニルは、このように１６双方向
直列リンクの４倍までの１周辺機器制御器Ｍ２Ｏ３に継
がれるリンクをスイッチングすることができる。

上記直列リンクは、各周辺機器制御装置つまりコントロ
ーラ２２５に含まれる周辺スイッチ制御器２２３内のト
ランシーバに接続される。上記周辺スイッチ制御器２２
３は前述のメツセージ・スイッチ・マトリックスに向か
うリンクにも用いられる。上記周辺スイッチ制御器は、
１６ビツト内部回路バス２２４　ヲＬかつコントびへル
・バス２２５によって周辺スイッチマトリックス２２６
にも接続される。該周辺スイミンチマトリックス２２６
は、周辺機器が継がれるθ〜２３のボートを有する周辺
スイッチインターフェース回路２２７に接続される。

第４Ｂ図に、周辺スイッチ制御Ｂ２２３をより詳細に示
す。上記回路スイッチモノニールへのリンク２３３は、
平衡トランシーバ２２８に接続される。該平衡トランシ
ーバ２２８には、メツセージ・スイッチ・マトリックス
２１７へのリンク２３４と、フレームパルスＦＰ−が入
力される線と、クロックＣ２４４とが同じく接続される
。後者の２つの線つまり上記ＦＰ−線とＣ２４４線は、
周辺機器制御器の他の構成要素にも伸びている。上記平
衡トランシーバ２２８は、コントロール・バス２２５に
継がれる周辺スイッチ・プロセッサ２２９へ接続される
。上記平衡トランシーバ２２８は、上記周辺スイッチマ
トリックスに導びくバス２２４に接続される。周辺スイ
ッチ拡張器（ｅｘｔｅｎｄｅｒ）　２３２は、フレーム
パルスつまり上記ＦＰ−線と、Ｃ２４４線と同様に上記
平衡トランシーバと、上記コントロール・バスに接続さ
れる。

先に進むまえに、本発明に用いられてここでＤＸスイッ
チと称する時間・空間分割基本スイッチについて、簡単
に述べるのが理解の助けになろう。

上記スイッチは、コンラッド・レヴイスによる名称「時
分割スイッチングマトリックス」で１９８１年９月１１
日提出のカナダ国特許出願３８６，７２６に完全に述べ
られており、読者はそれを参照されたい。上記ＤＸスイ
ッチのブロック図は、第５Ａ図および第５Ｂ図に示され
る。

第５Ａ図において、時分割マルチプレクスト入力信号を
通す複数の入力線、典型的にはＰＣＭｌＮ０〜ＰＣＭｌ
Ｎ７の参照符を付した８本の線が、１０１Ａとｌ０ＩＢ
の２部分で示す入力データマニピュレータに接続される
。上記各入力線を通って来たデータは、直列のフォーマ
ットで受け入れられ、該データの時系列が複数のフレー
ムに分割され、上記各フレームが３２のチャネルに分割
され、上記各チャネルが、１デ一タ語を構成する８バイ
トずつに分割される。上記マニピュレータ１０１Ａおよ
び１０１Ｂにて上記入力信号は直列形から並列形に変換
される。その結果の信号系列は、８ビット並列リンクを
経て各マニピュレータか呟メモリ１０２として後述する
データメモリ１０２Ａおよび１０２Ｂの２つの対応する
部分のデータＤ入力に与えられる。このデータをデータ
メモリ１０２Ａと１０２Ｂに記憶するタイミングは、書
き込み制御論理回路１０３Ａと１０３Ｂとによって制御
され、この書す込み論理回路は一対のり一１″（ｌｅａ
ｄ）ＳＤＭＭとり０７り源ｃ２４４によって制御され、
その両方はタイミング波形発生器１１８（第５Ｂ図）で
作られるタイミング波形をのせている。上記データメモ
リ部は、入力データマニピユレータ部および書き込み制
御論理回路が接続されるのと同様に勿論接続される。上
記例示のデータメモリは、８本の入力線の各１本からの
１フレームを格納するための２５６Ｘ８ビツトで編成さ
れる。その各入力線は夫々が２．０４８ＭＨｚ直列デー
タ流を導く。

上記データメモリ１０２の出力ポートＱは、８ビツト並
列リンクを経て後述する回路構成要素を通り、並列から
直列の変換を行なう出力データマニピュレータに導かれ
る。マニピュレータ１０４は、Ｉ／Ｐ　ＣＬＫ、、Ｏ／
Ｐ　ＣＬＫＬ　Ｏ／ＰＬＤの各ポートに夫々入力される
入力クロック信号、出力クロック信号、出力リードタイ
ミング信号によって操作される。

８ビツト並列出力導線（リード）１ｏ５は、相応する数
の三状態っまり３位置スイッチ、すなわち三状態ドライ
バ１０６に接続され、該ドライバからの出力は、夫々が
時分割マルチプレクスト出力信号を通す８本の出力線Ｐ
’ＣＭＯＵＴＯ〜ＰＣＭ０ＵＴ７の組に接続される。

８ビツト部分１０７Ａと３ビツト部分１０７Ｂに編成さ
れる２５６Ｘ１１ビツト接続メモリは、８ビツト並列デ
ータ入力ターミナルＤを有し、該入力ターミナルは、デ
ータ源を供給するコントローラ・インターフェース１１
７（第５Ｂ図）に線ＣＤ（７〜０）によって接続され、
上記コントローラ・イン９−７エースはマイクロプロセ
ッサ・コントローラ（図示せず。）に接続される。上記
接続メモリの８ビツト並列アドレス入力ＡＤは、２つの
８ビツト並列入力をもっ２：　１マルチプレクサ１０８
の出力に接続される。一方の入力は、２つの組、即ち５
本の並列線Ａ（４〜０）にアドレスを受ける組と３本の
並列線ＣＡＲ（２〜０）にアドレスを受ける組とに分け
られ、上記入力の各組はコントローラ・インターフェー
ス１１７を経てマイクロプロセッサ・コントローラに接
続される。他方の８ビツト並列入力は、導線ＣＭＲＡＣ
（７〜０）を経てタイミング波形発生器に接続される。

書ぎ込み制御論理回路１０９Ａおよび１０９Ｂは、接続
メモリ部分１０７Ａと１０７Ｂの夫々の書き込み線つま
りライト線Ｗに接続される出力を有し、ＣＣＭＬＢＷ、
ＳＣＲ／Ｗ、ＣＬＫ２４４の各線に入力タイミング信号
をもっている。

接続メモリ部分１０７Ａおよび１０７Ｂの出力Ｑからの
８本の並列出力線と３本の並列出力線は、夫々、一対の
対応する接続メモリデータレジスタ１１０Ａと１１０Ｂ
のデータ入力に接続される。

接続メモリ部分１０７Ａおよ１１０７Ｂの出力導線は、
マイクロプロセッサ・コントローラに接続されるコント
ローラ・インターフェースの入力ＣＭＤ（７〜０）およ
びＣＭＤ（１０〜８）にも接続される。

データ・メモリ部分１０２Ａおよび１０２Ｂの出力Ｑに
継がれる導線は、マイクロプロセッサ・コントローラに
接続されるコントローラ・インターフェース１１７のＤ
ＭＤ（７〜０）入力に接続される。

接続メモリ・データレジスタ１１０Ａの８ビツト出力は
、マルチプレクサ１１０および１１１の相応する８ビツ
ト並列入力に加えられる。マルチプレクサ１１０の第２
の８ビツト入力は、データ゛　メモリ（下記１０２参照
）の出力に接続され、マルチプレクサ１１０の８ビツト
並列出力は、直列−並列変換器である出力データマニピ
ュレータ１０４の入力に接続される。マルチプレクサ１
１１の８並列出力ビットのうちの７ビツトは、データメ
モリ１０２のアドレスＡＤ入力に加えられ、一方、８番
目のビットは、上記データメモリの出力イネイブル入力
に１個のインバータ１１９を通って加えられる。マルチ
プレクサ１１１の第２の８ビツト並列入力は、アドレス
Ａ（４〜０）出力およびコントローラ・インターフェー
ス１１７のメモリアドレス出力ＣＡＲ（２〜０）に接続
される。さらに、第３の７ビツト並列入力は、導線ＤＭ
ＷＡＣ（６〜０）を経てタイミング波形発生器１１８に
接続される。

接続メモリ・データレジスタｌｌ０Ｂの出力ビット８〜
１０は、オアゲート１１２の３ビット並列人力ＣＭＤＲ
ＩＯに加えられる。オアゲート１１２の第２の入力は、
コントローラ・インターフェース１１７からのＣＡＲＶ
線に接続される。オアゲート１１２の出力は、マルチプ
レクサ１１０の入力選択ポートに接続され、上記出力に
よって上記マルチプレクサへの２つの入力のうちどちら
かが選択され得る。

上記接続メモリ・データレジスタ部分１１０Ｂからの第
８および第９ビツトを通す出力導線は、リタイミングレ
ジスタ１１３の入力に接続される。

上記ビットは、上記リタイミングレジスタを通過させら
れ論理回路１２０に達し、１本の出力線が直列−並列変
換器１１４の入力に接続される。リタイミングレジスタ
１１３の参照符ＸＣを付した第９ビツト出力線は、外部
回路の制御に用いるために設けられる。コントローラ・
インターフェース１１７からのＣＡＲ６およびＣＡＲ５
導線は、論理回路１２０に接続される。

接続メモリ・データレジスタ１１．ＯＢからの出力線の
直列ビットは、直列−並列変換器１１４で並列７オーマ
ツトに変換され、上記変換器１１４の出力Ｑから８ビッ
ト並列形で出力ドライバ制御レジスタ１１５に加えられ
る。出力ドライバ制御信号を運ぶ上記レジスタ１１５か
らの出力導線０ＤＣ（７〜０）は、出力イネイブル入力
導線ＯＤＥを持つ出力イネイブル制御論理回路１１６の
相応する入力に接続され、上記出力イネイブル制御論理
回路は、外部回路から出力圧状態ドライバを特定の状態
にさせるために、外部回路構成要素に接続され得る。出
力イネイブル制御論理回路１１６の出力導線は、上記出
力圧状態ドライバ１０６の制御入力に接続される。

マイクロプロセッサ・コントローラ・インターフェース
回路１１７（第５Ｂ図）は、上記回路とマイクロプロセ
ッサ・コントローラ（図示せず。）とを、Ｅ、Ｒ／Ｗ、
ＭＲ，ＣＥの各導線およびアドレスバス導線Ａ（５〜０
）およびデータバス導線Ｄ（７〜０）によりインターフ
ェースする。上記コントローラ・インターフェース１１
７への入力は、データメモリ・リードデータ線ＤＭＤ（
７〜０）と。

１１接続メモリ・リードデータ線ＣＭＤ’（７〜Ｏ）お
よびＣＭＤ（１０〜８）である。コントローラ・インタ
ーフェース１１７がらの出力は、夫々１本のコントロー
ラ接続ロー・ライト・イネイブル・メモリ線ＣＣＭＬＢ
Ｗおよびコントローラ接続ハイ・ライト・イネイブル・
メモリ線ＣＣＭＨＢＬと、５アドレスビツト線Ａ（４〜
Ｏ）と、コントローラ・アドレス・レジスタビットＣＡ
Ｒ（２〜０）と、データおよび接続メモリのアドレスを
明示するだめのコントローラ・アドレス・レジスタピッ
）ＣＡＲ（７〜５）と、接続メモリ久方データを明示す
る８本の線ＣＤ（７〜０）とである。

運転中では、入力信号は導線ＰＣＭ’ｌＮ０−７ＰＣＭ
　Ｉ　Ｎ　７　ニ受ｌｔうｊ’Ｌ、１０１Ａおよび１ｏ
ＩＢの入力データマニピュレータの直列−並列変換器で
直列から並列に変換される。次いで、上記並列データは
、データメモリ１０２に相応するスピーチ・メモリに書
き込韮れる。接続メ毫’Ｊ　１０７で構成されるアドレ
ス・メモリは、データマニピュレータ１０４に相応する
並列−直列変換器へ読み出されるデータワードのアドレ
スを格納し、上記データマニピュレータから上記データ
ワードカ咄力線ＰＣＭ０ＵＴＯ〜ＰＣＭ０ＵＴ７に直接
加えられる。

このようにして、上記回路は、前述のように時分割スイ
ッチングと空間分割スイッチングとの組合せを形成する
。

マイクロプロセッサ・コントローラは、上記データメモ
リ１０２へのリード・アクセスと、接続メモリ１０７へ
のリード・ライトアクセスとの両方を持つ。それ故、デ
ータメモリ１０２が８直列入力リンクに入力される８ビ
ツトワードの１フレームを格納すれば、このデータのど
れもが上記マイクロプロセッサ・コントローラによって
読まれ得る。このことは、出力線Ｄ　Ｍ　Ｄ　（７〜０
）を経てデータメモリ１０２からコントローラ・インタ
ーフェース１１７の入力に接続されるデータメモリ１０
２の出力によって成就される。こうして、入力ＰＣＭ線
に伝えられるデータ信号は、上記マイクロプロセッサ・
コントローラによって読まれ得る。

上記マイクロプロセッサ・コントローラは、データ導線
ＣＤ（７〜０）を経て、マルチプレクサ１０８に接続さ
れる導線Ａ（４〜０）およびＣＡＲ（２〜０）上に明記
される接続メモリ１０７のアドレスに書き込みを行なう
とともに、上記接続メモリの内容を導線ＣＤＭ（７〜０
）を経て読み込み、該導線ＣＭ　Ｄ　（７〜０）は、接
続メモリ１０７Ａの出力からコントローラ・インターフ
ェース１１７の対応する入力に接続される。

上記マイクロプロセッサは、以下のように出力導線ＰＣ
ＭＯＵＴＯ−ＰＣＭＯＵＴ７に直接書き込みを行なうこ
ともで終る。上記接続メモリからの信号は、接続メモリ
データレジスタ部分１１０Ａと１１０Ｂに一時的に格納
される。接続メモリレジスタ］１０Ａからの最も重要な
８ビツトの出力（ＣＭＤＲ（７〜Ｏ））は、マルチプレ
クサ１１０の並列人力ポートの一方に加えられ、主たデ
ータメモ１月０２の出力ビットは上記並列入力ボートの
他方に加えられる。データレジスタ１１．ＯＥｈ＞’ら
の第１０ビツトが上記マイクロプロセッサ・コントロー
ラからのＣＡＲ７線上のビットとあいまって、マルチプ
レクサ１１０の上記２つの入力グループのうちどちらか
゛、出力データマニピュレータ１０４およびＰＣＭ出力
導線への出力であるかを統御するので、上記マイクロプ
ロセッサ・コントローラが、デーダメモリ１０２からＰ
ＣＭワードのかわりに上記コントローラ自身の信号をそ
の出力線上に代用することがで終るということは明白で
ある。

前述の如く、すぐ前の同じスイッチング・マトリックス
からデータメモリ１０２に音声信号あるいはデータ信号
が格納されると、上記信号は、データメモリ１０２の出
力からの導線Ｄ　Ｍ　Ｄ　（７〜０）を経て、コントロ
ーラ・インターフェースを通って地域マイクロプロセッ
サに直接読まれ得る。

コントローラからコントローラへの通信はこのようにし
て本発明を用いて促進される。

データメモリ１０２に格納された信号は、接続メモリ１
０７Ａに格納された信号で明記されるアドレスによって
、通常その出力ＰＧＭ導線と時間スロットとを指定され
、上記接続メモリ１０７Ａに格納された信号は、接続メ
モリ・データ・レジスタ１１０Ａおよび８ビット並列導
線ＤＭＤＲ（７〜Ｏ）を経て、マルチプレクサ１１１へ
の入力になる。さらに、上記マイクロプロセッサは、マ
ルチプレクサ１１１への入力であるメモリアドレス導線
ＣＡＲ（２〜Ｏ）およびＡ（４〜０）を通して、データ
メモリ１０２から出力されるべぎワードを直接特定して
代替することがでとる。マルチプレクサ１１１への第３
の信号源は、タイミング波形発生器１１８から接続され
るタイミング信号線ＤＭＷＡＣ（６〜０）である（第５
Ｂ図）。

上記マイクロプロセッサは、導線ＣＡＲ（２〜０）とＡ
（４〜０）上に明記された接続メモリ部分１０７Ａおよ
び１０７Ｂのアドレスに、書き込み制御論理回路１０９
Ａと１０９Ｂによって明記される時間に、１１ピツトの
ワード（θ〜１０ビット）を書き込むとともに、上記書
き込み制御論理回路は、それに接続する上記メモリに書
軽込み命令を発する。上記接続メモリの第１０ビツトは
、上記データメモリまたは上記接続メモリの第７〜０ビ
ツトのいずれが、８ビツトワード）原として直列出力リ
ンクに送出されるべぎかを選択するのに用いられる。上
記第１０ビツトの状態によって上記直列出力リンクの８
ビツトは、導線ＣＭＤＲ（７〜０）とマルチプレクサ１
１０を経て送られるワードを形成するか、あるいは対応
するチャネル時間の間に対応する出力リンクに送られる
。上記データメモリに格納された２５６個の８ビツトワ
ードのうちの、１ワードを選択する。前述の如く、上記
第１０ビツトは、マルチプレクサ１１０の状態を変更す
るオアゲート１１２を通り、上記マルチプレクサを経て
出力データマニピュレータ１０４へ通過可能とされる特
別のデータ源を明示する。

上記接続メモリの第９ビツトは外部回路の制御のために
用いられる。上記第９ビツトは、接続メモリデータレジ
゛スタ部分１１０Ｂから入力され、リタイミング・レジ
スタ１１３でタロツクタイミング信号Ｃ４８８により位
相を修正され、導線ＸＣ上に外部回路制御用に利用可能
とされる。

第８ビツトは、接続メモリデータ・レジスタ部分１１０
Ｂからりタイミングレジスタ１１３および論理回路１２
０を経て直列−並列変換器１１４へ通り、直列ビットは
直列−並列変換器１１４で８ビット並列形に変換され、
該並列８ビツトは出力ドライバ制御レジスタ１１５に格
納される。上記出力ドライバ制御レジスタの出力信号は
、出力イネイブル制御論理回路１１６に加えられ、次い
で、該回路から出力圧状態ドライバ１０６のデートに加
えられる。これによって、対応する出力リンクに対する
上記三状態ドライバの伝達と出力インピーダンス状態が
明記される。

上記第１０ビツトがＯの場合、上記接続メモリの第７〜
０ビツトは、上記データメモリのうちからその接続メモ
リのロケーションに対応しかつ直列出力リンクに送られ
るべき１ワードを、その接続メモリのロケーションに対
応したチャネル時間の開明記する。こうして、第１０ビ
ツトがＯの場合、上記第７〜０ビツトは、導線ＣＭＤＲ
（７〜０）からマルチプレクサ１１１を経てデータメモ
リ１０２のＡＤ大入力加えられるアドレス信号である。

上記第１０ビツトが１の場合、上記接続メモリの第７〜
０ビツトは、その接続メモリのロケーションに対応しか
つ直列出力リンクに送られるべきデータワードを、その
接続メモリのロケーションに対応したチャネル時間の間
構成する。このデータワードは前述の如くマルチプレク
サ１１（）を通過する。

これによって、マイクロプロセッサ・コントローラは、
それ自身フレーム、チャネル、ビットタイミングおよび
直列−並列変換に関係なく、上記データメモリからの直
列人力リンクを読み込む。

上記接続メモリの書き込みによって、上記マイクロプロ
セッサ・コントローラは、それ自身タイミングや並列−
直列変換に関係なくその直列出力リンクを経て、データ
ワードを送ることができる。

このように、上記ＤＸ（送受切換）スイッチは、任意の
入力線の入力チャネルと任意の出力線の出力チャネルと
の間で信号のスイッチングを行なえ、またデータをマイ
クロプロセッサへ送ったり、マイクロプロセッサからデ
ータを受けて該データをいずれの出力チャネルにも加え
ることができる、ということが明らかである。さらに、
上記マイクロプロセッサは、上記ＤＸスイッチ内のスイ
ッチング経路を制御でき、上記ＤＸスイッチは、導線Ｘ
Ｃを経て別の機器を制御したり、上記機器にデータを送
ったりもできる。上記ＤＸスイッチは単一チップの集積
回路になっている。ループバックに関する本発明は、デ
ータを並列入力を経て、双方向に、ＤＸチップとその任
意の数本の入力線へ、また任意の直列出力線（その各線
が任意の上記入力線へ接続され得る）へ伝送する能力を
高めたものである。

本発明より好ましい実施例としてのシステムの動作を、
詳細なブロック図、第６．第７および第８図を参照して
以下に述べる。

まず第８図に移れば、周辺機器インターフェース回路は
、ＰＣＭ（パルス符号変調）情報信号経路と周辺機器イ
ンターフェース制御器または周辺装置自体の制御部への
経路との両方を含むと仮定する。このために専用の双方
向データリンクＤＡＴＡＩＮＯ〜？、ＤＡＴＡ　ＩＮ　
８〜１５．ＤＡＴＡ　ＩＮ　１６〜２３．ＤＡＴＡ　Ｏ
ＵＴ　８〜１５およびＤＡＴＡ　ＯＵＴ　１５〜２３が
、上記周辺数冊インターフェース回路の制御器に接続し
、専用の双方向信号伝達リンクｐｃｓｏ〜７．ＰＣ８８
〜１５．ＰＣ８１６〜２３．ＣＣ３Ｏ〜７゜ＣＣ８８〜
１５およびＣＣ８１６〜２３が、上記周辺機器インター
フェース回路のＰＣＭ情報伝達ボートに接続する。以下
に述べる周辺スイッチマトリックスは、夫々が３２チヤ
ネルからなる４８個の周辺機器側双方向ＰＣＭ１ｊンク
か呟回路スイッチに導く夫々が３２チヤネルからなる８
個または１６個の双方向リンクへの情報の往復を集中す
る役割を果す。

周辺スイッチプロセッサ２２９（第４Ｂ図）は、第８図
のデータ線ＤＯ−７．アドレス線Ａ１−１０およびＣ２
４４（クロック）ｔ　ＦＰ−ＬＤＳ　（７レーム・パル
ス−ロード）、Ｒ／Ｗ（リート／ライ））、Ｃ３−（チ
ップ・セレクト）、ＣＤＩＤ（クロック）、Ｃ１２５（
クロック）の各線およびデータ承認線（ＤＡＣＫ）およ
び配列イネイブル線（ＡＲＲＡＹ）から構成されるコン
トロール・バス２２５を経て、通信を行う。上記周辺ス
イッチプロセッサは、周辺機器インターフェース・カー
ドを絶えず走査するプログラム信号を含む。

上記周辺スイッチプロセッサは、前述のコントロール・
バスに制御信号を出力し、該制御信号は、バッファ２３
５とバッファ２３６を通過し、デコーダ２３７で復号さ
れて、ＤＸＥＮ（ＤＸスイッチイネイブル）、ＤＡＴＡ
　ＬＩＮＫ　ＬＯＯＰ　ＢＡＣＫ、ＯＤＥ　ＲＥＧ　Ｗ
ＲおよびＣＡ　ＲＤＩＤＲ，Ｄ（カード検証リード）の
各記号を付したバスに出てくる。上記ＤＸＸビイ７チイ
ネイブルおよび上記周辺スイッチプロセッサからの池の
導線は、コントロ１ル・インターフェース１１７と３個
の８Ｘ８ＤＸスイッチ２３８，２３９，２４０のタイミ
ング波形発生器１１８とをインターフェースする。同様
にデータ線Ｄｏ−Ｄ７は、双方向バッファ２４１を通っ
て接続され、上記バッファの出力線Ｄｏ−Ｄ７は、上記
３個のＤＸスイッチの制御器インターフェースに接続さ
れる。周辺機器インターフェースのデータ入力線、即ち
ＤＡＴＡＩＮＯ〜７．ＤＡＴＡ　ＩＮ　８〜１５および
ＤＡＴＡ　ＩＮ　１６〜２３は、マルチプレクサ２４２
の同相入力に接続され、上記マルチプレクサ２４２は、
Ｄχスイッチ２３８〜２４０の夫々のｐｃＮ４　ＩＮ　
０〜７人力線に接続される３つの出力を有する。上記３
個のＤＸスイッチのＰＣＭ０ＵＴ　Ｏ〜７線は、バッフ
ァ２４３の３つの入力に接続され、上記バッファは、周
辺機器インターフェースの制御器へのデータ出力線ＤＡ
ＴＡＯＵＴ　Ｏ〜７．ＤＡＴＡＯＵＴ　８〜１５および
ＤＡＴＡ　ＯＵＴ　１６〜２３に接続される３つの出力
を有する。従って、双方向伝達リンクが、周辺スイ・ン
チプロセッサ２２９（第４Ｂ図）と周辺機器インターフ
ェース回路のデータ入出力線との間に３つのＤＸスイッ
チ２３８，２３９，２４０により組み立てられる。

上記周辺スイッチプロセッサは、サービス装置１４から
メツセージ系を経て受信される試験信号を出力し、上記
３つのＤＸスイッチの接続メモリと、次いでデータメモ
リとを通過する。この信号は、ループバックされ、制御
プロセッサ７で読まれる信号である。上記ループバック
された信号は、対応するＤＸスイッチのデータメモリに
格納され、上記ＤＸＸビインチは、所望のチャネルに対
応した時間にのみ働く。上記ＤＸスイッチのデータメモ
リ内容は、データメモリ出力線Ｄ　Ｍ　Ｄ　（第５Ａ図
）。

バッフｙ２４１（第８［１）およびコントロール・バス
２２５（第４Ａ図）を経て周辺スイッチプロセッサ２２
９に受信される。　゛ 上記周辺スイッチプロセッサは、絶えず周辺装置を走査
してインテリジェント周辺装置からの主制御装置を指名
するメツセージを探す。上記周辺スイッチプロセッサ２
２９は、同様にＤＸスイッチ２３８〜２４０に対する制
御器インターフェースも利用し、該インターフェースは
、」二記ＤＸスイッチのＰＣＭ　ＤＡＴＡ　ＯＵＴ　Ｏ
〜２３　リンク上に走査制御メツセージ信号を伝達し出
力する。

単一のループバック経路能力を有するインテリジェント
周辺装置が用いられる場合、該周辺装置のみの間のルー
プまたはいづれかのリンクを経て回路スイッチ１０へす
ぐ戻るループが組立てられ得る。

上記リンクは夫々の周辺装置に専用なので、設計に適合
するよう特有の走査信号フォーマットと特有の周辺装置
状態メツセージ信号７オーマツトを決めることができる
。上記の実施例では、上記メツセージ信号は、メツセー
ジのタイプが最初のバイトを形成し、制御バイトが、プ
ロトコールを指名する部分とプロトコール制御ビットと
を有する最後のバイトを形成し、残１）のバイトが１発
信器と受信器のアドレスや、機能コード（即ちループバ
ックイネイブル）や、データバイトや、検査合計（チェ
ック・サム）などのメツセージ゛を含んでいる。典型的
には１８バイト長の上記メツセージは、遂行されるべ外
機能の数値表現を選定する１つまたは複数の機能コード
と、この機能がパラメータとして利用でとるいくつかの
データバイトとを含んでいる。上記機能バイトに続くバ
イト数は上記コード自身が表示する。即ち、あるコード
は３バイトのデータが続くことを示し、他のコードはデ
ータを全く要しない。

周辺スイッチプロセッサ２２９か、ＤＸスイッチ２３８
〜２４０のうちの１つのデータメモリに格納されたルー
プバック信号を探知したと仮定すれば、上記周辺スイッ
チプロセッサ２２９は、メツセージを構成し、該メツセ
ージを平衡トランシーバ２２８とメツセージ・スイッチ
ング・マトリックス１７を経てそれを主制御装置に伝達
するためのソフトウェアバッファに格納し、上記主制御
装置は、上記メツセージを評価のためにサービス装置１
４へ送る。

データリンクループバック出力は、ＤＸス、イッチ２３
８，２３９，２４０の入力であるとともに該ＤＸスイッ
チへの復号されたメツセージ′を構成し、該メツセージ
は、上記ＤＸスイッチをして該スイン・チの並列インタ
ーフェースに所定のチャネルを接続せしめる。データ出
力ＤＯ−Ｄ７は、データループバックレジスタ２４４で
復号され、マルチプレクサ２４２のＢチャネルに出力バ
ラ７７２４３から信号を入力（ループバック）できるよ
うにする。このようにして、メツセージリンク（直接制
御プロセッサ）から並列入力を経てＤ×スイッチ２３８
〜２４０に注入される信号は、ループバックされ得、上
記制御プロセッサによって読まれ得る。それによって、
ＤＸスイッチ２３８〜２４０は、貴重な通信回路伝送リ
ンクに接続することなく、作動性能が適切かどうかをチ
ェックされる。

同様の方法で、マルチプレクサ２５８は、ＤＸスイッチ
２５５から出力される信号をＤＸスイッチ２５４ヘルー
プバックすることができ、メツセージリンクネットワー
クを介してＤＸスイッチ２５４と２５４とをインターフ
ェースする制御プロセッサ（またはサービス装置）によ
って上記信号は読まれ得る。

さらに、回路スイッチに伝送され、ＤＸスイッチ２５５
に伝送される信号は、前述のようにループバックされ得
、回路スイッチもしくはＤＸＸベイ；チ２５４と２５５
においてメツセージリンクネットワークを介して制御プ
ロセッサ（またはサービス装置）によって読まれ得る。

しカルなが呟この場合はさらに便利な設備がある。即ち
、ＤＸスイッチ２５５のＸＣ出力を経て信号を提供する
ことかでと、該信号は、マルチプレクサ２５９がＤＸス
イッチ２５４から信号出力をＤＸスイッチ２５Ｓの入力
へループバックすることを可能にし、上記信号は、上記
Ｉ）Ｘスイッチがらメツセージリンクネットワークを経
て制御プロセッサ（またはサービス装置）によって読ま
れ得る。

このように、個々のスイッチ、個々のスイッチングネッ
トワークおよびスイッチングネットワーク内に特定の相
互接続リンクを有する特定のリンクは、通信回路リンク
の破壊を最小限にとどめてチェックされ得ることが分る
。

前述のように、バッフ７２４３のＤＡＴＡ　０ＵＴＯ〜
２３データ出力線は、マルチプレクサ２４２の第２同相
入力ポートに接続されていることに特に言及しておく。

マルチプレクサ２４２は、Ａ相入力あるいはＢ相入力の
いずれかを通し、データループバック・レジスタ２４４
がら受ける信号によって働かされ、上記データループバ
ック・レジスタ２４４は、周辺スイッチプロセッサ２２
９の信号から生じてバッファ２４１を経るデータ信号を
受ける。予め定められた信号がデータループバック・レ
ジスタ２４４に受けられると、該レジスタ２４４は、マ
ルチプレクサ２４２をしてバッフ７２４３（７）出力線
とＤＡＴＡ　ＩＮ　０−２３線の相入力とをバッフ７２
４３の出力線を通じて接続せしめる。その際、上記デー
タループバック・レジスタは、周辺スイッチプロセッサ
２２９もしくは周辺（幾器インターフェース回路からＤ
ＡＴＡＩＮＯ〜２３線を経て受信される信号が、ＤＸス
イッチ２３８〜２４０のデータメモリに容易に格納され
るよう働く。

周辺スイッチプロセッサ２２９からの信号は、インバー
タ２４５を経てデータリンク制御回路２４６にも加えら
れ、該データリンク制御回路２４６の出力は、バッファ
２４３に接続され力りバ・ノア７２４３を通過する夫々
のリンクの状態を制御する。

メツセージスイッチ２０３（第４Ａ図）は、夫々の周辺
スイッチプロセッサを絶えず走査して、各プロセッサの
出力バラ７７にメツセージ信号が格納されているかどう
かを決める。メツセージ・スイッチ・プロセッサ２１５
は、ＡＯ−Ａ７線、ＤＯ〜Ｄ７線など（＠７図）を経て
メツセージ・スイッチ・マトリックス２１７に、予め定
められた周期的走査のメツセージを送る。この走査メツ
セージ（即ち「メツセージがありますか」と指名する）
は、ＤＸスイッチ２５０の接続ｌモリ１０？Ａ（第７図
、第５Ａ図参照）に加えられ、かつマルチプレクサ１１
０を通って、ＰＣＭ出力リンクか゛。

周辺スイッチトランシーバ゛へ導く出力メツセージリン
ク２５２に平衡差動ドライバ２５１（第７図）を通って
接続されるように加えられ、上記走査メツセージは、周
辺スイッチプロセッサの出力バッファがメツセージを収
容していることを示す応答に対して各周辺スイッチプロ
セッサを投票する。それに応じて、投票された周辺スイ
ッチプロセッサは、そのバッファをクリアーするようメ
ツセージを送る。

周辺スイッチプロセッサ２２９からのメツセージ信号は
、平衡トランシーバ２２８を通って、平衡差動レシーバ
２４８への入力メツセージリンク２４７の１つに現われ
る。三状態バッファ２４９を通った上記信号は、入力線
ＰＣＭ　ＩＮ　０−ＰＣＭｌＮ７（第５Ａ図）の１本を
経て、８個で配列をなすＤＸスイッチ２５０の１個のデ
ータメモリに加えられる。上記のことは周辺スイッチプ
ロセッサが走査された後に起こる。

上記応答メツセージ信号は、専用の直列人力メツセージ
リンク２４７を経て、平衡差動レシーバ２４８を通り、
三状態バッフ７２４９を通って、上記ＤＸスイッチ２５
０のうちの１つのＰＣＭ゛入力リンクに送られる（上記
ＤＸスイッチは、入力リンクと入力チャネルに応じてデ
コーダ２３０によって選択される。）。

メツセージスイッチプロセッサ２１５は、データメモリ
のＤＭＤ線（第５Ａ図）および実質的には第７図にバッ
ファ２５３として示された制御器インターフェースを経
て、ＤＸスイッチのデータメモリに格納されたデータを
呼び出す。上記データは、並列バス２１２（第４Ａ図）
に加えられ、主制御装置１に入力するためにコムラムバ
ッファ２１４゛に受信される。

主制御装置７の主制御器２１１は、先入れ先出しバッフ
７であるコムラムバッファ１４゛を絶えず走査し、上記
バッファに含まれるデータを読み取る。

試験信号が戻ったというメツセージ信号を上記システム
を経て受けた主制御器２１１は、上記試験信号のメツセ
ージを公式的に表現し、該メツセージをサービス装置１
４に伝送するとともに、上記メツセージ信号を受けたこ
とを認める。上記周辺電話に返すべき、メツセージ信号
を公式的に表現する。このメツセージ信号は、並列バス
２１２を経て下方へ向ってコムラムバッフア２１４゛に
加えられ、該コムラムバッフ７は、前述と同様の方法で
逆の方向に動作する。上記信号はメツセージスイッチ・
プロセッサ２１５によってアクセスされ、上記メツセー
ジスイッチ・プロセッサ２１５は、コントローラ・イン
ターフェース１１７゜接続メモリ１０７Ａおよびマルチ
プレクサ１１１を経て上記信号をＤＸスイッチ２５０（
第５Ａ。

５Ｂ、７図）のうちの１つのデータメモリに入力する。

そして、上記信号は、ＰＣＭ出力リンクＰＣＭ　ＯＵＴ
　Ｑ〜７の１つおよびメツセージリンク２５２（第７図
または第４Ａ、４Ｂ図の２３４）を経て、周辺（幾器制
御装置２０５に送られる。とくに、上記信号は、メツセ
ージスイッチリンク２３４に受けられ、平衡トランシー
バ２２Ｂ（第４Ｂ図）を通って周辺スイッチプロセッサ
２２９に送られる。このようにして、上記周辺スイッチ
プロセッサは、主制御装置１が上記メツセージ゛の受信
を認めたという指示を受けるのである。

回路スイッチからのリンクがＤＸＸチップ接続チャネル
トロ試験されねばならない場合、上記主制御装置は、ル
ープバックされるべきＤＸチップと回路スイッチ２０４
への回路リンクとの間の信号回路経路のメモリマツプを
調査する。暇な経路のロケーションが決定されたと仮定
すれば、主制御器２１１は、回路経路を組立てるための
メツセージ信号を周辺（幾器制御装置２０５および回路
スイッチプロセッサ２１８に送る。

上記メツセージ信号は、前述のメツセージリンクを経て
周辺スイッチプロセッサ２２９に受信され、ＤＸスイッ
チ制御信号が、コントロール・バス２２５に加えられる
。けれどもこの場合、上記制御信号は、周辺装置から・
通常受けられる信号を取扱うＤＸスイッチ２５４（第８
図）および周辺装置行きの信号を取扱うＤＸスイッチ２
５５からなるＤＸスイッチスイッチング配列の一方また
は双方に向けられる。

本実施例では、完全な回路を試験する場合上記周辺スイ
ッチプロセッサ２２９によって受信された信号は、ＤＸ
スイッチ２５５の１つへのＰＣＭ入力線ＰＣ８ＩＯ〜１
５の１本と出力線ｃｃｓ。

Ｏ〜１５の特定の１本との間に、ループバックマルチプ
レクサ２５８とＤＸスイッチ２５４を通って、上記プロ
セッサ２２９をしてループバックリンクを組立てせしめ
る。出力線は、バッファ２５６の１つを通ってｃｃｓｏ
ｏ〜７またはｃｃｓ。

８〜１５の１つと接続される。

第４Ａ図に戻って、主制御装置２０７は、コムラムバッ
フ７２１４’　と該バッファに伴なう並列バス２０２Ｂ
を経て、回路スイッチプロセッサ２１８にも信号を送る
。それ１こ応答して、回路スイッチプロセッサ２１８（
第４Ａ図）は、１つまたはそれ以上のＤＸスイッチマト
リックス２１９とマルチプレクサ２２１に信号を加え、
該信号は、周辺スイッチバッフ７２５６（第８図）から
の入力リンクとマトリックス２１９を経る特定の出力リ
ンク上の特定の出力チャネルとの間に、マルチプレクサ
２２１（第４Ａ図）から地域バス２２０を通って、伝達
経路を組立てる。このようにして、導線ＰＣ８ＩＯ〜７
とＣＣ８Ｏ８〜１５（第８図）のチャネル間に回路スイ
ッチマトリックス（第４Ａ図）を通って前述と同様の周
辺スイッチマトリックスへ導く他のリンクへ向かう双方
向リンクが組立てられる。

上記周辺スイッチマトリックスもまた、ループがＤＸス
イッチを通って連続して作られない（連続して作られれ
ばフィードバック効果が得られる。）ということを除い
て前述と同様に、ループバックされる。

サービス装置からの試験トーンは、復号され、メツセー
ジスイッチプロセッサの制御のもとてメツセージスイッ
チマトリックスに送られ。この信号は、ＰＣＭ信号とし
て周辺機器制御装置へ伝送され、周辺電話に随伴するＤ
Ｘスイッチを通１）周辺スイッチプロセッサによって前
述のループに印加され、該ループを通過した上記信号は
、前述のメツセージ系によって上記サービス装置へ送り
返され、該サービス装置によって評価される。

手短に、第６図に戻ると、同図は、第４Ａ図に示した４
つの回路スイッチスイッチング部分の１つを示す。信号
は、主制御装置１からバス２０２Ｂを経て回路スイッチ
プロセッサ２１８によって受信され、コントロールバス
２２２に加えられる。

上記信号は、共にコントローラ・インターフェース１１
７にあるバッファ２６１およびカードアクセス、コント
ロール２６２を通り、次いでインターフェース２６２か
ら１６個の配列をなすＤＸスイッチ２６３のうちの１つ
の接続メモリに加えられる。それによって、１つの入力
チャネルとＰＣＭ出力チャネルＰＣＭ０ＵＴの１つとの
開に、１つの特有の入力−出力チャネル伝達経路が作ら
れる。

マルチプレクサ２６４を経て受信される周辺スイッチ制
御器トランシーバ２２８からの入力信号は、三状態バッ
フ７２６５と２６６および同相入力を経てマルチプレク
サ２６７を通り、ＤＸスイッチ２６３配列のＰＣＭ入力
線に送られる。６４本線地域スイッチングバス２２０は
、マルチプレクサ２６７の位相捜査入力にも接続され、
回路スイッチ２０４内の他のスイッチングマトリックス
からの信号が、上記マルチプレクサ２６７によってこの
ＤＸスイッチ配列への入力として加えられる。

回路スイ・ノチ自体、または入力リンクと共に該回路ス
イッチを試験するために、ＤＸスイッチ２５０の出力は
ループバックマルチプレクサ２４５を介して該ＤＸスイ
ッチ２５０の入力に戻ることができ、このことは周辺機
器制御装置あマトリックスに関して前に述べたのと同様
にして可能にされる。

ループバック試験トーン信号は、ＤＸスイッチへの並列
インターフェースもしくは直列入力を経てこのループに
注入され得、他のＤＸスイッチからの入力リンクを経て
周辺機器制御装置のマトリックスで受信され得、該マト
リックスはサービス装置からメツセージリンクを経て上
記試験トーンを受信する。上記ループを通過した試験結
果の信号は、ＤＸスイッチのメモリもしくは直列出力か
ら要求に応じて読まれ得る。

要約すれば、前述のメツセージスイッチ経路を用いて、
周辺機器制御装置内でループバックを組立てることがで
き、該ループバックによってＤＸスイッチ２５５の出力
チャネルは、マルチプレクサ２５８を通ってＤＸスイッ
チ２５４の入力へ接続される（第８図参照）。主制御プ
ロセッサ７の制御下でサービス装置１４にて作られる試
験信号は、メ・７セージ系を周辺機器制御装置およびＤ
Ｘスイッチ２５５と２５４のインターフェースへ向かっ
て通過し、上記ＤＸスイッチ内のチャネルスイッチング
機能を試験する。さらに、マルチプレクサ２５８ヘルー
プバツクするよりもむしろ、ＤＸスイッチ２５５から周
辺インター７エースカードヘ出て、特定のインター７エ
ースカード内のＤＸスイッチを経てループバックし、マ
ルチプレクサ２５８を通ってＤＸスイッチ２５４に戻る
ループを組立てることができ、試験信号と受信信号は、
ＤＸスイッチ２５５と２５４を経て周辺スイッチ制御器
のメツセージリンクに既述の如く伝送および受信される
。

〈発明の効果〉 本発明を用いることによって、個々のスイッチ。

短いリンクおよび周辺装置間のリンク全体と、同じくメ
ツセージ装置要素を取り巻くスイッチ間のリンク、完全
なメツセージリンクの一部分お上びメツセージリンク全
体を試験し得ることが明らかである。メツセージ系への
監視および制御伝送経路は、回路スイッチ経路を通過す
る通信リンクから分離しており、該通信リンク系の送話
量負荷を実質的に減少させ、上記監視および制御伝送経
路の分離が、周辺装置間の伝送経路の処理する送話容量
の増大を可能にしていることが理解される。

スイッチやリンクが利用できる自由時間は、上記スイッ
チやリンクを試験するために使われ、該試験を行うため
に周辺装置間の全伝送経路を組立てる必要はれ−ので、
通常の往復通信を伝送するために利用される要素の実質
的な増加が利用できるようになる。さらに、試験ループ
は、長かろうと短かろうと望みどおり作ることがでトる
ので、リンクやスイッチやさらにＤＸスイッチ内のメモ
リロケーションの欠陥を正確に指摘することが、従来よ
り少ない通信経路構成要素を用いてより速（行なえる。

このことは明らかに、一定の送話伝送容量を要する装置
の価格を低減せしめるとともに、従来例に比べて欠陥発
見をより速くせしめるという結果をもたらす。

本発明を理解する人は、ここに明らかにされた原理を用
いて今や他の実施例や設計の変形を思いつくかも知れな
い。これら全ては、ここに添付される特許請求の範囲に
明示される本発明の範囲内にあると考えられる。

【図面の簡単な説明】

第１図はループアラウンド試験設備を示す典型的な従来
システムのブロック図、第２図は本発明に用いるシステ
ムのブロック図、第３図は基本ループアラウンド回路に
接続される時間、空間分割スイッチネットワークの組合
せのブロック図、第４Ａ図および第４Ｂ図は本発明に用
いられるより好ましい時間、空間分割スイッチネットワ
ークの組合せの詳細ブロック図、第５Ａ図および第５Ｂ
図は共にいわゆるＤＸスイッチのブロック図を示し、該
ＤＸスイッチは本発明の詳細な説明に関連し、本発明の
より好ましい実施例に用いられ、第６図は本発明のより
好ましい実施例に用いられる回路スイッチマトリックス
のブロック図、第７図は本発明のより好ましい実施例に
用いられるメツセージスイッチマトリックスのブロック
図、第８図は本発明のより好ましい実施例に用いられる
周辺スイッチマトリックスのブロック図である。 ７・・・制御プロセッサ、８・・・高速並列バス、９・
・・メツセージスイッチ、１０・・・回路スイッチ、１
１Ａ、１１Ｂ・・・周辺機器制御装置、１２Ａ、１２Ｂ
・・・周辺電話セット、１３・・・トーン受信器、１４
・・・サービス装置、１５・・・局部ループ、２０３・
・・メツセージスイッチ、２０４・・・回路スイッチ、
２０５・・・周辺機器制御装置、２０７・・・主制御プ
ロセッサ、２１２・・・バス、２３３・・・回路スイッ
チモジュールへのリンク、２３４・・・メツセージスイ
ッチマトリラスへのリンク、３８３〜２４０，２５４，
２５５・・・ＤＸスイッチ、２４２・・・マルチプレク
サ、２４３・・・出力バッフ７．２５８・・・ループバ
ックマルチプレクサ。

Claims (14)

【特許請求の範囲】
1. （１）主システム制御手段と；該主システム制御手段の
   制御下で、複数の入力経路のうちの何れかを複数の出力
   経路のうちの何れかにスイッチングする（Ｓｗｉｔｃｈ
   ｉｎｇ）スイッチング手段を備え、また、上記出力また
   は入力経路の何れかに信号を伝送および／または受信す
   ると共に、上記主システム制御手段から信号を受信する
   ために、上記スイッチング手段と上記主システム制御手
   段との間を接続するための監視および制御の回路経路手
   段を備え、 また、上記スイッチング手段の外部への入力経路の一つ
   に接続される出力経路の一つを備え、それによって、上
   記入力経路の何れかによって伝送される信号は、上記ス
   イッチング手段内の上記一つの出力経路へスイッチング
   されると共に、上記一つの入力経路に現われ、さらに上
   記主システム制御手段によって受信されて、上記スイッ
   チング手段の試験を容易にするようにしたことを特徴と
   するスイッチングシステム試験回路。
2. （２）上記特許請求の範囲第１項に記載のスイッチング
   システム試験回路において、上記スイッチング手段は、
   一方向伝送経路を通すための分離した一方向入力スイッ
   チと一方向出力スイッチを備え、上記両スイッチが双方
   向スイッチリンクを形成し、上記入力スイッチの出力経
   路はマルチプレクサの入力を経て上記出力スイッチの入
   力経路に接続され、上記マルチプレクサの他の入力に追
   加の入力経路が接続されているスイッチングシステム試
   験回路。
3. （３）上記特許請求の範囲第１項に記載のスイッチング
   システム試験回路において、上記スイッチング手段が、
   デジタルパルス符号変調信号を上記入力経路の時分割入
   力チャネルから上記出力経路の時分割出力チャネルへス
   イッチングするための時間および空間分割組合せスイッ
   チから構成されるスイッチングシステム試験回路。
4. （４）上記特許請求の範囲第１項乃至第３項のいずれか
   に記載のスイッチングシステム試験回路において、 連合する制御回路手段を含む複数の周辺装置と、周辺装
   置間の通信信号を伝送するための回路スイッチングネッ
   トワークとを備え、 また、周辺装置制御回路手段に関する監視および制御の
   信号を上記主システム制御手段と上記周辺装置制御回路
   手段との間に伝送するためのメツセージスイッチングネ
   ットワークを備え、また、上記入力経路および出力経路
   ？上記回路スイッチングネットワークと上記周辺装置と
   の間でスイッチングするとともに、上記監視および制御
   の回路経路を上記メツセージスイッチングネットワーク
   へスイッチングするために、上記スイッチング手段を含
   む周辺スイッチマトリックスを含む制御回路手段を備え
   たことを特徴とするスイッチングシステム試験回路。
5. （５）特許請求の範囲第１項乃至第３項のいずれかに記
   載のスイッチングシステム試験回路において、 連合する制御回路手段を含む複数の周辺装置と；複数の
   周辺装置間に通信信号を伝送するための回路スイッチン
   グネットワークと；上記周辺装置制御回路手段に関する
   監視および制御の信号を上記主システム制御手段と上記
   周辺装置制御回路手段との間で伝送するためのメツセー
   ジスイッチングネットワークを備え、また、上記回路ス
   イッチングネットワークと上記周辺装置との間の上記入
   力経路および上記出力経路をスイッチングするとともに
   、上記監視および制御の回路手段を上記メツセージスイ
   ッチングネットワークへスイッチングするために、上記
   スイッチング手段からなる周辺スイッチマトリックスを
   含む制御回路手段を備え、また、上記入力経路の一つに
   接続される上記出力経路の一つを経て上記スイッチング
   手段の一つの回りの伝送経路ループ、または上記制御回
   路手段を経て一つの周辺装置から他の周辺装置への伝送
   経路ループ、あるいは制御回路手段と上記回路スイッチ
   ングネットワークとの間の伝送経路ループ、あるいは上
   記回路スイッチングネットワークを経て個々の制御回路
   手段相互間、または周辺装置と制御回路手段との間の伝
   送経路ループ、あるいは連合する制御回路手段および回
   路スイッチングネットワークを経て一つの周辺装置と池
   の周辺装置との間の伝送経路ループを形成するための手
   段を備え、 また、上記メツセージスイッチングネットワーク　夕を
   経て上記ループの片側に試験信号を送出するとともに、
   上記メツセージスイッチングネットワークを経て上記ル
   ープの他の側から上記試験信号を受信するための手段を
   備えるスイッチング試験回路。
6. （６）通信回路経路スイッチングネットワークを含むス
   イッチングシステムと；複数の周辺装置に接続するため
   の周辺スイッチングネットワークと；上記周辺スイッチ
   ングネットワークと上記通信回路経路スイッチングネッ
   トワークとの間でスイッチング可能なリンクとを備え、
   上記スイッチングネットワークの各々はスイッチング要
   素がらなっており、；まだ、試験伝送ループを確立する
   手段とを備え、該試験伝送ループは、何らかのスイッチ
   ング要素、またはリンクをもつ一つのスイ・７チングネ
   ツトワークのスイッチング要素の組合せ。 または一つまたは複数のリンクと連合した一つ以上のス
   イッチングネットワークのいずれかのスイッチング要素
   の組合せと、上記ループの両端の試験信号注入点と試験
   信号結果受信点とから成り、また、上記注入点へ試験信
   号を供給するとともに上記受信点から上記試験信号結果
   を受信する手段を備えるスイッチングシステム試験回路
   。
7. （７）上記特許請求の範囲第６項に記載の又イ・ンチン
   グシステム試験回路において、各スイッチングネットワ
   ークが、時分割スイッチング手段から成るスイッチング
   システム試験回路。
8. （８）上記特許請求の範囲第６項に記載のスイ・ンチン
   グシステム試験回路において、各スイ・ンチングネット
   ワークが、複数の多チヤネル入力経路と複数の多チヤネ
   ル出力経路とを有する時間および空間分割スイッチング
   手段の組合せから成るスイ・ンチングシステム試験回路
   。
9. （９）上記特許請求の範囲第８項に記載のスイッチング
   システム試験回路において、出力経路を入力経路に接続
   するための手段をさらに含み、それによって何れかの入
   力チャネルと上記出力経路上の何れかの出力チャネルと
   の開にループバック経路が確立されるようにしたことを
   特徴とするスイ、シチングシステム試験回路。
10. （１０）上記特許請求の範囲第６項または第８項または
    第９項のいずれかに記載のスイッチング試験回路におい
    て、上記試験信号を供給および受信する手段が、上記試
    験信号注入点、上記試験信号を発生する手段および上記
    試験信号結果を受信する手段の開で接続されるーっまた
    は複数の分離したメツセージ回路継路から成るスイッチ
    ング試験回路。
11. （１１）一つまたは複数のスイッチングマトリックスと
    、少なくとも一つのスイッチングマトリックスに試験信
    号を注入するとともに、少なくとも一つのマトリックス
    から試験ｌ果を表わす信号を受信する手段と、上記マト
    リックスの出力線を上記マ）　１７ツクスの一つまたは
    複数の人力線に接続するための手段とを備えるスイッチ
    ングシステムを含み、それによって上記マトリックスを
    通る伝送の質が試験され得るようにしたことを特徴とす
    るスイッチング試験回路。
12. （１２）上記特許請求の範囲第１１項に記載のスイッチ
    ング試験回路において、上記マトリックスは、複数の時
    分割入力線と複数の時分割出力線とを有する時分割スイ
    ッチングネットワークであり、上記出力線の一つが、上
    記入力線の一つに接続されることを特徴とするスイッチ
    ング試験回路。
13. （１３）上記特許請求の範囲第１２項に記載のスイッチ
    ングループバンク試験回路において、上記マ）　ＩＪソ
    ックス、上記試験信号と上記試験結果を表わす信号とを
    伝送するための補助の双方向リンクと、上記マトリック
    スによって伝送される予め定められた何れかのチャネル
    に上記試験信号を印力１けるとともに、予め定められた
    チャネルから上記試験結果の信号を受信するための手段
    とを含むことを特徴とするスイッチング試験回路。
14. （１４）上記特許請求の範囲第１３項に記載のスイッチ
    ング試験回路において、上記マトリックスを制御するた
    めに上記補助の双方向リンクから信号を受信するための
    手段を含むことを特徴とするスイッチング試験回路。