JPS609295B2 - 分割式主記憶装置 - Google Patents

Description

【発明の詳細な説明】 この発明は主記憶装置に関し、特に処理装置あるいは入
出力制御装置と主記憶装置間におけるデータ転送速度の
向上を図るようにした分割式主記憶装置に関するもので
ある。

第１図は従釆の主言己億装置の概略ブロック図を示した
ものである。

第１図において、記憶部１には、アドレス指定用信号線
としてアドレス・レジスタ４の出力信号ａおよび書き込
みデータ用信号線としてバッファ・レジスタ３の出力信
号ｂが接続され、さらに、制御部２より読み出し／書き
込み選択用信号ｃの他、制御用信号ｂ線が接続されてい
る。また、記憶部１の読み出しデータ出力信号ｅはバッ
ファ・レジスタ３の入力に接続されている。バッファ・
レジスタ３の入力には前記信号ｅの他に、処理装置また
は入出力制御装層よりの書き込みデータ信号ｆが接続さ
れ、アドレス・レジスタ４の入力には、処理装置または
入出力制御装置よりのアドレス情報信号ｇが接続されて
いる。制御部２には「処理装置よりの主記憶装置に対す
るアクセス信号ｈ、該信号ｈに対する処理装置への応答
信号ｉおよび入出力制御装置よりの主記憶装置に対する
アクセス信号ｉ、該信号ｉに対する入出力制御装置への
応答信号ｋが接続され、そしてバッファ・レジスタ３お
よびアドレス・レジスタ４には、信号ｆおよび信号ｇが
処理装置よりの信号かあるいは入出力制御装置よりの信
号かを示す信号１が接続されている。処理装置および入
出力制御装置が該主記憶装置に対して読み出しまたは書
き込み動作を指定する場合、通常動作では、処理装置は
記憶部１の内プログラム格納エリアに対してアクセスを
行い、入出力制御装置はデータ格納エリアに対してデー
タ転送のためのアクセスを行う。

この場合、処理装置および入出力制御装置は、制御部２
に対してそれぞれ信号ｈあるいは信号ｉを出力するが、
制御部２は同時に２つのアクセス信号を受けつけること
ができないため、時間的に早く受けたアクセス信号を出
力した装置に対してのみ応答信号すなわち信号ｉまたは
信号ｋを返し、記憶部１に対して読み出しまたは書き込
み動作を指示する。この間アクセス信号が受け付けられ
なかった装置は、現在の動作が終了するまで待たされる
。このように、従来の主記憶装置では、処理装直および
入出力制御装置の議し出しまたは書き込み指示に対して
同時に実行することができず、時分割で実行していた。

したがって、処理装置および入出力制御装置の主記憶装
置に対するアクセスが間欠的となり、入出力制御装置が
頻繁にアクセスすればするほど、処理装置の処理速度が
低下するという問題があった。この発明の目的は、上記
の如き従釆の問題点を除去することにあり、処理装置ま
たは入出力制御装置と主記憶装置のデータ転送が間欠的
とならす、各々のデータ転送が同時に連続的に行えると
いう効果を有する分割式主記憶装置を提供することにあ
る。

しかして、本発明の特徴とするところは、主記憶装置を
処理装置のみがアクセス可能な主記憶装置と処理装置お
よび入出力制御装置がアクセス可能な主記憶装置とに分
割し、各々の主記憶装置が独立して動作が行えるように
した点にある。

以下、本発明の実施例につき図面を用いて詳細に説明す
る。第２図は本発明による分割式主記憶装置の一実施例
のブロック図を示したものである。

図において、第１記憶部１１には、アドレス指定用信号
線として第１アドレス・レジスター７の出力信号ａ、書
き込みデータ用信号線として第１バッファ・レジスタ１
５の出力信号ｂ、第１制御部１３より、読み出し／書き
込み指定用信号ｃの他、制御信号ｄが接続されている。
第２記憶部１２には、アドレス指定用信号線としてアド
レス選択回路２０の出力信号ｈ、書き込みデータ用信号
線として書き込みデ−タ選択回路２１の出力信号ｇ、第
２制御部１４より、読み出し／書き込み指定用信号ｉの
他、制御信号ｊが接続されている。第１制御部１３には
、処理装置よりの主記憶装置に対するアクセス信号ＲＱ
１，ＲＱＩに対する処理装置への応答信号ＡＫ１、信号
ａと第１記憶部１ １の最大アドレスを示す信号ｍを受
けたアドレス比較回路１９の出力信号ｎ、第２制御部１
４よりの第２記憶部１２が処理装置によりアクセス可能
であることを示す信号ｐが接続されている。第２制御部
１４には、入出力制御装置よりの主記憶装置に対するア
クセス信号ＲＱ２、信号ＲＱ２に対する入出力制御装置
への応答信号ＡＫ２、第１制御部１３よりの第２記憶部
１２に対する動作指定番号ｓが接続されている。第１バ
ッファ・レジスタ１５には、処理装置よりの書き込みデ
ータ信号ＷＤ１、読み出しデータ選択回路２２の出力信
号ＲＤおよび第１制御部１３よりのセット信号ｋが接続
されている。

第２バッファ・レジスタ１６には、入出力制御装置より
の書き込みデータ信号ＷＤ２、第２記憶部１２の読み出
しデータ信号ＲＱ２および第２制御部１４よりの制御信
号ｑが接続されている。第１アドレス・レジスタ１７に
は、処理装置よりのアドレス情報信号ＡＤＩおよび第１
制御部１ ３よりのセット信号１が接続されている。第
２アドレス・レジスター８には、入出力制御装置よりの
アドレス情報信号ＡＤ２および第２制御部１４よりのセ
ット信号ｒが接続されている。アドレス選択回路２０に
は、信号ａ、第２アドレス・レジスター８の出力信号ｆ
および第２制御部１４よりの信号ａ、信号ｆのどちらを
有効にするかを示す選択信号ｅが接続されている。書き
込みデータ選択回路２１には、信号ｂ、第２バッファ・
レジスタ１６の出力信号ｔおよびｅが接続されている。
読み出しデータ選択回路２２には、第１記憶部１１の読
み出しデータ信号ＲＤ１、信号ＲＤ２および信号ｅが接
続されている。第３図は第２図の動作を説明するための
タイミングチャートであり、第２図における第１記憶部
１１、第２記憶部１２のアクセス・タイムは同一で、信
号ＲＤ１、信号ＲＤ２は処理装置内の同期信号により同
期化されているものとしている。

さて、第３図において、ケース１は処理装置が主記憶装
置の内プログラム格納エリアをアクセスし、入出力制御
装置はデータ格納エリアをアクセスするという通常動作
において、プログラム格納エリアを第１記憶部１１、デ
ータ格納エリアを第２記憶部１２とした場合の動作タイ
ミングを示している。この場合、処理装置は、第１記憶
部１１に対してアクセスするために、信号ＡＤ１、信号
ＷＤ１（但し、書き込み動作時のみ）およびＲＱＩを出
力する。第１制御部１３は信号ＲＱＩを受けて信号ＡＫ
Ｉを返すと同時に、信号ＡＤＩの内容を第１アドレス・
レジスタ１７に、また信号ＷＤＩの内容を第１バッファ
・レジスタ１５に取り込み、第１記憶部１１に対して信
号ｃおよび信号ｄを出力し、動作開始を指示する。入出
力制御装置は、第２記憶部１２に対してアクセスするた
めに、信号ＡＤ２、信号ＷＤ２（但し、書き込み動作時
のみ）およびＲＱ２を出力する。第２制御部１ ４は信
号ＲＱ２を受けて信号ＡＫ２を返すと同時に、信号ＡＤ
２の内容を第２アドレス・レジスタ１８に、信号ＷＤ２
の内容を第２バッファ・レジスター６に取り込み、アド
レス選択回路２０および書き込みデータ選択回路２１に
対して信号ｅを出力し、信号ｔおよび信号ｆを選択し、
第２記憶部１２に対して信号ｉおよび信号ｊを出力し、
動作開始を指示する。従って、処理装置および入出力制
御装置は独立して、且つ同時に主記憶装置に対してアク
セスができ、入出力制御装置からのデータ転送時、処理
装置を停止せしめることがない。ケース２は処理装置の
みが第２記憶部１２に対してアクセスする場合の動作タ
イミングである。

この場合、処理装置は第２記憶部１２に対してアクセス
するために、第２記憶部１２のアドレスを示す信号ＡＤ
１、信号ＷＤ１（書き込み動作時）およびＲＱＩを出力
する。この時、アドレス比較回路１９より、信号ＡＤＩ
の内容が第２記憶部１２のアドレスであることを示す信
号ｎが出力する。第１制御部１３は信号ＲＱＩおよび信
号ｎを受けて、第２制御部１４に対して信号ｓを出力す
る。第２制御部１４は信号ｓを受けて、その応答として
第１制御部１３に対して信号ｐを出力し、アドレス選択
回路２０、書き込みデータ選択回路２１および読み出し
データ選択回路２２に対して信号ｅを出力し、信号ａ、
信号ｂ、信号ＲＤ２を選択し、第２制御部１２に対して
信号ｉおよび信号ｉを出力し、動作開始を指示する。第
１制御部１３は信号ｐを受け、処理装置に対して信号Ａ
ＫＩを出力する。ケース３および４は、処理装置および
入出力制御装置が第２記憶部１２に対して同時にアクセ
スする場合の動作タイミングを示したものである。

但し、処理装置のアクセス信号よりも入出力制御装置の
アクセス信号を優先して受け付ける場合の例である。処
理装置は第２記憶部１２に対してアクセスするために、
第２記憶部１２のアドレスを示す信号ＡＤ１，ＷＤ１（
但し、書き込み動作時のみ）およびＲＱＩを出力する。
この時、アドレス比較回路１９より信号ｎが出力する。
第１制御部１３は信号ＲＱＩおよび信号ｎを受けて、第
２制御部１４に対して信号ｓを出力する。同時に、入出
力制御装置は第２記憶部１２に対してアクセスするため
に信号ＡＤ２、信号ＷＤ２（但し、書き込み動作時のみ
）および信号ＲＱ２を出力する。第２制御部１４は、信
号ｓおよび信号ＲＱ２を受けて、優先順位の高い入出力
制御装置よりの信号ＲＱ２のみを受け付け、信号ＡＫ２
を返すと同時に信号ＡＤ２の内容を第２アドレス・レジ
スタ１８に、信号ＷＤ２の内容を第２バッファ・レジス
タ１６に取り込み、アドレス選択回路２０および書き込
みデータ選択回路２１に対して信号ｅを出力し、信号ｔ
および信号ｆを選択し、第２記憶部１２に対して信号ｉ
および信号ｊを出力し、動作開始を指示する。第２制御
部１４は、入出力制御装置に対する動作が完了したら第
１制御部１３に対して信号ｐを出力し、アドレス選択回
路２０、書き込みデータ選択回路２１および読み出しデ
ータ選択回路２２に対して信号ｅを出力し、信号ａ、信
号ｂ、信号ＲＤ２を選択し、第２記憶部１２に対して信
号ｉおよび信号ｉを出力し動作開始を指示する。第１制
御部１３は信号ｐを受けて処理装置に対してＡＫＩを出
力する。以上は入出力制御装置を優先させる場合である
が、処理装置のアクセス信号を入出力制御装置のアクセ
ス信号よりも優先させてもよく「 この場合の動作は上
記の説明から容易に類推されよう。ケース２、ケース３
および４の動作により、処理装置は入出力制御装置を介
して第２記憶部１２内の入出力装置よりのデータを参照
すること、および、第１記憶部１１内の内容を入出力装
置に転送することが可能である。

以上述べたように、本発明にあっては、主記憶装置を処
理装置のみがアクセス可能な主記憶装置と処理装置およ
び入出力制御装置共にアクセス可能な主記憶装置とに分
割し、各々独立して使用できるようにし、処理装置で使
用するプ。

グラムを一方の主記憶装置に格納し、入出力制御装置の
データ転送によるデータを他方の主記憶装置に格納して
使用することにより、入出力制御装置の主記億装置への
アクセスによる処理装置の処理の停止がなくなり、処理
速度の向上が達成される。さらに、入出力制御装置のた
めの主記憶装置は処理装置からもアクセス可能とし、入
出力制御装置が使用しない場合は処理装置が利用できる
ようにしたため、主記憶装置が有効に利用でき、また、
処理装置の処理速度の向上が更に達成される。

【図面の簡単な説明】

第１図は従来の主記憶装置の概略ブロック図、第２図は
本発明による分割式主記憶装置の一実施例のブロック図
、第３図は第２図の動作説明用タイミングチャートであ
る。 １１・・・・・・第１記憶部、１２・・・・・・第２記
憶部、１３・…・・第１制御部、１４・・・・・・第２
制御部、１５・・・…第１バッファ・レジスタ、１６…
…第２バッファ・レジスタ、１７……第１アドレス・レ
ジスタ、１８……第２アドレス・レジスタ、１９……ア
ドレス比較回路、２０……アドレス選択回路、２１・・
・・・・書き込みデータ選択回路、２２・・・・・・読
み出しデータ選択回路。 第１図 第２図 第３い

Claims (1)

【特許請求の範囲】
1. １ 処理装置のみがアクセス可能な第１記憶部と処理装
   置および入出力制御装置がアクセス可能な第２記憶部と
   に分割された主記憶部と、前記処理装置からのアクセス
   信号を受け付けて前記第１記憶部に対して読み出しまた
   は書き込み指示を行う第１制御部と、前記入出力制御装
   置からのアクセス信号を受け付けて前記第２記憶部に対
   して読み出しまたは書き込み指示を行う第２制御部と、
   前記処理装置からのアクセスアドレスが前記第１記憶部
   あるいは第２記憶部に対するものかどうか判定するアド
   レス比較手段と、前記処理装置あるいは前記入出力制御
   装置よりのアドレス、データを選択する選択手段とを具
   備し、前記アドレス比較手段が前記処理装置からのアク
   セスアドレスについて前記第１記憶部を示している場合
   は、前記第１制御部は前記処理装置からのアクセス信号
   を受け取って前記第１記憶部を制御し、前記第２制御部
   は前記入出力制御装置からのアクセス信号を受け取ると
   、前記選択手段に該入出力制御装置からのアドレス、デ
   ータを選択するように指示して、前記第１制御部とは独
   立に前記第２記憶部を制御し、前記アドレス比較手段が
   前記処理装置からのアクセスアドレスについて前記第２
   記憶部を示している場合は、前記第１制御部は第２制御
   部に対して動作指示を発し、該動作指示を受けた第２制
   御部は、前記入出力制御装置からのアクセス信号がない
   場合は前記選択手段に前記処理装置からのアドレス、デ
   ータを選択するよう指示して前記第２記憶部を制御し、
   前記入出力制御装置からのアクセス信号がある場合には
   前記選択手段に予め定めた前記処理装置あるいは入出力
   制御装置からのアドレス、データを選択するよう指示す
   ることを特徴とする分割式主記憶装置。