JPS609303B2

JPS609303B2 - ２個のマイクロプロセッサを有するデ−タ・バイト転送用デ−タ処理装置

Info

Publication number: JPS609303B2
Application number: JP56153109A
Authority: JP
Inventors: キン・シ−・ユ−; ゲイリ−・ジエイ・ゴス
Original assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Current assignee: HANEIUERU INFUOOMEISHON SHISUTEMUSU Inc
Priority date: 1980-09-29
Filing date: 1981-09-29
Publication date: 1985-03-09
Also published as: AU553600B2; EP0049158B1; ES505081A0; BR8106254A; CA1169574A; AU7508681A; KR830008235A; JPS57132235A; YU232381A; FI76893B; FI812639L; FI76893C; EP0049158A2; MX149890A; EP0049158A3; DE3176413D1; PH23285A; ES8302331A1; YU42429B; KR860000982B1

Description

【発明の詳細な説明】この発明は一般的には、通信環境におけるデータ処理シ
ステムに関するものであり、さらに詳述するならば、端
末装置との通信用と、中央処理装置および主メモリとの
通信用との２個のマイクロプロセッサを用いたデータ処
理システムに関する。

データ処理システムは通信制御装置、すなわち通常は通
信マルチプレサクと呼ばれている装置によって、多数の
通信線と結合されている。

通信線の１本１本は、陰極線管ディスプレイ（ＣＲＴ）
に代表される機器と結合される。通信制御装置が行なう
機能は、データ処理システム側の主メモリと機器とのあ
いだで通信線を介してデータを転送させることにある。
通信マルチプレサクの先行技術、例えば「通信マルチプ
レクシング装置」という名称の米国特許第３５００４６
６号明細書に記載されたものは、複数本の通信線からの
データ・ビットの収集を行なう第１のプロセッサと、１
個以上の特殊な制御用キャラク夕が受信された後に第１
のプロセッサとデータプロセッサとの間でデータ・キャ
ラクタの転送を行なう第２のプロセッサとを具備するよ
うになっている。

これには、スループット（一定時間内に処理される仕事
量）に限度があり、また大規模なハードウェアを必要と
するという問題があった。なぜならば、それぞれの通信
線から受信されたビットを特別な記憶されたキャラクタ
と比較することによってビットを集めてバイトへ変える
には、単一ビットのプロセッサが必要だからである。メ
モリに記憶されたチャンネル制御ブロックを使用するこ
とにより通信線を制御するマイクロプロセッサを利用す
れば、必要とするハードウェアは減少する。

こうしたシステムを開示しているものに、「チャンネル
専用制御ブロックを採用した通信処理システムにおける
データ転送用制御システム」という名称の米国特許第４
１３３０３０号がある。しかし、このシステムにはスル
ープツトに限界がある。処理できる通信線の本数が制限
されるからである。ここで明確にしておかなければなら
ないのは、前記の引用した米国特許は、本発明の出願人
が熟知しているものであって、当該技術の水準を公衆に
知らせる意図で挙げられているのであって、本発明に最
も近い参考文献だとは言いきれない、ということである
。

本出願人によるサーチが完了しているとは断言できない
からである。以上のことから、本発明の主要な目的は、
データ処理システムに用いられる改良された通信サブシ
ステムを提供することである。

本発明のもう一つの目的は、改良されたプログラム可能
な通信システムを提供することである。

本発明のさらに別の目的は、通信線に作用を及ぼす第１
のマイクロプ。セッサと、中央処理装置（ＣＰＵ）とデ
ータ処理システムの主メモリとに作用を及ぼす第２のマ
イクロプロセッサとを具備した通信サブシステムを提供
することである。本発明のまた別の目的は、第１のマイ
クロプロセッサが第２のマイクロプロセッサからの信号
に応答するようになっている装置を提供することである
。本発明のデータ処理システムは、中央処理装置、主メ
モリ、および、システム・バスに共通に結合された通信
サブシステム、を備えている。

この通信サブシステムの構成要素となっているのは、通
信制御装置と、多数の装置を通信線を介して通信制御装
置に結合するための多数のライン・アダプタである。通
信制御装置にはライン・サイドと入出力サイドとがある
。

ラインサイドはライン・アドレス・バスとライト・デ−
夕・バスとによって共有メモリに結合される。入出力サ
イドは入出力アドレス・バスと入出力データ・バスとに
よって共有メモ川こ結合される。ラインサイドによって
ライン・アダプタと共有メモリとの間のデータ転送が制
御され、入出力サイドが制御するのは、共有メモリと主
メモリあるいは中央処理装置との間のデータ転送である
。典型的な動作態様においては、メィルボックスと呼ば
れる共有メモリの−領域にラインサイドによって機器の
１個からのデータ・バイトと該機器のチャンネル番号と
が書き込まれる。

入出力サイドはシステム・バスを経由して主メモリへ、
メイルボックスに記憶されたデータ・バイトと共有〆モ
リのチャンネル制御ブロックに記憶された主メモリ・ア
ドレスとを転送する。該機器がデータ・バイトを要求す
るなら、ラインサイドはそのチャンネル番号をメィルボ
ックスに書き込む。入出力サイドは主メモリへの要求を
システム・バスを介して主メモリへ転送し、主メモリか
らデータ・バイトを受け取りメィルボツクスに当該デー
タ・バイトを蓄積する。ラインサイドはメィルポックス
からの該データ・バイトを、要求を出した機器へ転送す
る。ライン・マイク。

プロセッサによりラインサイドの動作が制御され、１／
０７ィクロプロセッサによって入出力サイドの動作を制
御する。ライン・アダプタからの信号がポールに応答し
て発生すると、ライン・マイクロプロセッサは要求中の
装置へのサービスに割り込み、メィルボツクスに該情報
を蓄積し〆ィルボックスヘフラグ・ビットをセットする
。この後、ライン・マイクロプロセッサは信号を発生し
て１／０マイクロプロセッサに割り込みをかける。１／
０マイクロプロセッサは主メモリへ該情報を転送し、メ
ィルボックスへ応答を書き込んでから、フラグ・ビット
をリセツトする。

ライン・マイクロプロセッサは該フラグ・ビットを検査
し、１／０マイクロプロセッサが入出力サイド動作を完
了してフラグ。ビットがリセットされたときに、メィル
ボックスの情報を処理する。本発明に特有のものと思わ
れる構成と作動方法とに関する新規な特徴点は言うまで
もなく、別の目的・効果も、添付図面と結びつけて以下
の記述を読むときに一層良く理解できるであろう。

しかしながら、図面はどれも図解説明だけの目的で示さ
れているのであり、本発明を限定する意図ではないこと
を「明確に理解すべきである。第１図にはデータ処理シ
ステム全体がブロックダイヤグラムの形で描かれている
。

中央処理装置（ＣＰＵ）２と主メモリ４と通信サブシス
テム８と周辺機器６からデータ処理システムが構成され
、システム。バス亀６‘こ共通にすべてが接続されてい
る。通信サブシステム８は最大１６本の通信線と共に動
作することができ、通信制御装置１０と複数個のライン
・アダプタとを具備している。

通信制御装置１０はシステム〉ゞス竃６に接続され、ラ
ィン・アダプ夕の関連機器はライン・アダプタリゞス１
７によって通信制御装置１０と結合されている。代表的
な例を挙げると、通信サブシステム８の要素としては、
ＲＳ２３２インターフェースを有するライン・アダプタ
１２、ＲＳ４２２インターフェースを有するライン・
アダプタ１４、またはカレント・ループ・インターフェ
ースを有するライン・ァダプタ１３がある。

ライン・アダプター４は最長４０００フィートのケーブ
ルを駆動する能力を持ち、ライン・アダプター３には最
長１０００フィートのケーブルを駆動する能力がある。
ＲＳ２３２インターフェースのことは、エレクトロニク
ス・インダストリーズ・アソーシエーシヨン（ワシント
ン州／ース。

ウエスト、１ストリート２００１）が発行した１９７ｇ
王版の「ＥＩＡＲＳ−２３本」に説明されている。ＲＳ
４２２インターフェースは、上記エレクトロニクス・イ
ンダストリーズ・アソーシェーション発行の１９７５年
版「ＥＩＡＲＳ−４２２」に説明されている。

カレント・ループ・インタ−フェースの説明は、ＡＴＴ
社が１９６７年１２月に発行した「ベル・システム。

コミユーニケーシヨンーテクニカル−レフアランス−４
５、５５、７５ボー・プリンタ・ライン・チヤンネルズ
ーインターフエース・スベシフィケーション」に載って
いる。通信制御装置１０との間で動作を行なう代表的な
機器は、陰極線管ディスプレー（ＣＲＴ）１８、ダイヤ
ル装魔（８０１Ｃ）２０、モデム（２０本）２２、テレ
タイプ装置（ＴＴＹ３３）２１、それにライン・プリ
ンタ２４である。

ライン・アダプタ１３，１４はそれぞれ最大８本の非同
期ラインにサービスを行なう。

一方、ライン・アダプター２は最大８本の非同期ライン
、または最大６本の非同期ラインと１本の同期ラインと
にサービスを行なう。しかしながら、最大１６本のライ
ンにサービスを行なっている２個のライン・アダプタだ
けが通信制御装置１０と共に動作する。第２図に示され
たブロックダイヤグラムでは、通信制御装置１０は、シ
ステム・バス１６を介してＣＰＵ２と主メモリ４と共に
通信制御装置１０の動作を制御する１／０マイクロプロ
セッサ３６と、ライン・アダプ夕・バス１７を介してラ
イン・アダプター２，１４と共に通信制御装置１０の動
作を制御するライン・マイクロプロセッサ５６とを備え
るようになっている。

１／０マイクロプロセッサ３６とライン・マイクロプロ
セッサ５６とは、共有ランダム・アクセス・メモリ（Ｒ
ＡＭ）４４を通じて互いに通信し合う。

メモリ４４はライン制御用テーフル（ＬＣＴ）、通信制
御ブロック（ＣＣＢ）、多数のメィルボックスを記憶し
たものである。

それぞれの機器にはＬＣＴが割り当てられている。ＬＣ
Ｔの半分は受信モードの機器を制御し、ＬＣＴの残りの
半分は送信モードの機器を制御する。同様に、それぞれ
の機器には主メモリ４との受信ブロック転送用のＣＣＢ
と、主メモリ４との送信ブロック転送用のＣＣＢとのＣ
ＣＢが割り当てられている。ＬＣＴとＣＣＢとの動作に
関する説明は、本明細書で参考文献として引用した米国
特許第４１３３０３び号の中でなされている。ライン制
御用テーブルは機器データ・キャラクタのビット数を識
別すると共に、サイクル冗長検査（ＣＲＣ）フオーミュ
ラを用いて該キャラクタのパリティが奇数か偶数かを識
別する。

その結果、ＣＲＣバイトが新たに作られ、機器の状態と
ポィンタはＬＣＴがチャンネル制御プログラム（ＣＣＰ
）と共に動作できるようにする。ＣＣＢは、送信または
受信される次のキャラクタのための主メモリ・アドレス
・ロケーションと、カレント・フロックに処理のために
残っているキャラクタの数とを記憶する。

ＣＣＢには、ＣＣＢが実行されたときに送信すべき最後
のブロックを表わし、ブロックの完了時に割り込みを発
生すべきかどうかを表わす制御語や、ＣＣＢが全実行し
た時点のライン状態を表わす状態ビットも記憶される。
プログラム可能な読み出し専用メモリ（ＰＲＯＭ）３８は、１／０マイクロプロセッサ３６と
共に動作するプログラムを記憶している。

１／０マイクロプロセッサ３６は、ＰＲＯＭ３８のアド
レス・ロケーションを表わす信号を発生し、該信号を１
／０ページング論理３４と１／０アドレス・バス６８を
経てＰＲＯＭ３８へ送る。

該アドレス・ロケーションの命令は１／０データ・バス
７４を介してＰＲＯＭ３８から１／０マイクロプロセッ
サ３６へ転送される。１／０マイクロプロセッサ３６は
該命令を実行し、ＰＲＯＭ３８の次のアドレス・ロケー
ションを表わす信号を発生して、１／０データ・バス７
４を介して次の命令を読み出す。

作業用ＲＡＭ４０が１／０マイクロプロセッサ３６と共
に行なう機能は、スクラッチ・パッド・メモリとしての
もので、スタック作動用に可変データを記憶する、すな
わち、割り込みマイクロプログラムのリターン・アドレ
スを記憶するとともに、データを操作するための作業用
記憶領域となるものである。

１／０マイクロプロセッサ３６が共有メモリ４４のＬＣ
Ｔ領域またはＣＣＢ領域のアドレスを指定するとき、１
／０ページング論理３４は１／０マイクロプロセッサ３
６から仮想アドレスを受信して真のアドレスを発生し、
選択された機器に関連した特定のチャンネルのＬＣＴ領
域またはＣＣＢ領域の場所を識別する。

このページング動作については、「ページング機構」と
いう名称の米国特許出願第０００４６３号に記載されて
いる。主メモリ４およびＣＰＵ２と共に作動するため、
バス・インターフェース３０は通信制御装置１０のシス
テム・バス１６に結合する。

バス要求、バス・アクノリツジ、バス優先の各動作は、
「データ処理システムにおける処理データ転送要求用装
置」という名称の米国特許第３９９３９８１号に記載さ
れている。同特許は本発明において参考文献として引用
されている。また、バス・ィンタ−フェース３０は、シ
ステム・バス１６へ転送されるデータと入出力命令を記
憶するものである。ＲＡＭ６０が記憶しているのは、通
信チャンネルのデータ・ストリームを処理するチャンネ
ル制御プログラム（ＣＣＰ）である。チャンネル要求割
り込みがサービスされると、該チャンネルによって参照
されるべきＲＡＭ６０内の次のＣＣＰロケーションをＣ
ＣＰポィンタが指示する。典型的な動作を挙げると、Ｃ
ＣＰはライン・マイクロプロセッサ５６を介してライン
・アダプタ・インターフェース６６と共有ＲＡＭ４４と
の間で行なわれるキャラクタの転送を制御して冗長検査
キャラクタを計算するほか、マィナ・ヱディティングを
も行なう。ＰＲＯＭ５８に記憶されるのは、ライン・マ
イクロプロセッサ５６と共に動作するプログラムである
。

ライン・マイクロプロセッサ５６はＰＲＯＭ５８内のア
ドレス・ロケーションを示すアドレス信号を発生して、
該アドレス信号をライン・ページング論理５４とライン
・アドレス・バス７０とを経てＰＲＯＭ５８に送る。そ
のアドレス・ロケーションにある命令はＰＲＯＭ５８か
らライン・デー夕・バス７２を経てライン・マイクロプ
ロセッサ５６へ転送される。ライン・マイクロプロセッ
サは該命令を実行して、ＰＲＯＭ５８の次のアドレス．
ロケーションを示す信号を発生し、ＰＲＯＭ５８から次
の命令をライン・データ・バス７２に読み出させる。作
業用ＲＡＭ５２はライン・マイクロプロセッサ５６用の
スクラッチ・パッド・メモリとして働き、作業用ＲＡＭ
４川ま１／０マイクロプロセッサ３６用のスクラッチ・
パッド・メモリとして動作する。

共有ＲＡＭ４４のＬＣＴ領域またはＣＣＢ領域のアドレ
スを指定するとき真のアドレスへ変換される仮想アドレ
スを、ライン・ページング論理５４は受信する。

１／０ページング論理３４と同様に、ライン・ページン
グ論理５４により、１個のプログラムは任意の通信チャ
ンネル（ライン当り、受信チャンネルと送信チャンネル
との２チャンネルある）に関連したＬＣＴまたはＣＣＢ
のアドレスを指定することができる。

Ｓレジスタ５０はＰＲＯＭ５８と共に作動する１バイト
のインデクス・レジスタである。

ポーズ・タイマ６２は、ＲＡＭ６０へのアクセス数
を計数する動作をＣＣＰが長時間続行しているかどうか
を検知するものである。

もしアクセス数が所定数（例えば１００）を越えたとき
には、ライン・マイクロプロセッサ５６に割り込みが行
なわれ、ＣＣＰは一時的に不動作状態になり、ＣＣＰリ
ターン・アドレスが順番に作業用ＲＡＭ５２に記憶され
る。優先スキャン６４は機器アダプタのそれぞれのチャ
ンネルに関連したデータ要求を受け、動的に変えること
のできる順序でチャンネルにサービスする優先度を確立
する。

これについては、同時出願中の「読み出し専用メモリを
用いた可変優先計画を備えた通信マルチプレクサ」とい
う名称の出願第１９１８７５号や「通信マルチプレクサ
用可変優先計画」という名称の出願第１９１６２少号‘
こ記載されている。ライン・アダプタ・インターフェー
ス６６はライン・アダプタ１２，１４をライン・アダブ
夕・バス１７によって通信制御装置１０へ結合させる。

１／０マイクロプロセッサ３６には多数の機能が備えら
れているが、その中には、ＣＰＵ２から入出力命令を処
理して通信制御装置１０へ与えること、およびライン・
マイクロプロセッサ５６と主メモリ４との間のデータ転
送を制御すること、の二機能が含まれる。

ＰＲＯＭ５８と結合されたライン・マイクｏプｏセツサ
５６はＣＣＰのインタープリタとして働く。主メモリ４
との間でバイトの転送を要求するＣＣＰ命令がライン・
マイクロプロセッサ５６によって復号化されると、ライ
ン。マイクロプロセッサ５６はサービス中のチャンネル
番号を記憶し、主メモリ４へ転送されるデータ・バイト
は共有メモリ４４のメィルボックス内にある。ライン・
マイクロプロセッサ５６は割り込み論理７８を介して１
／０マイクロプロセッサ３６に対し割り込みを発生する
。ＰＲＯＭ３８と結合された１／０マイクロプロセッサ
３６は、受信動作時には、共有ＲＡＭ４４にチャンネル
番号、命令コード、データ・バイトの三者のためのメィ
ルボックスのアドレスを指定すると共に、今の主メモリ
・アドレスのための１／０ページング論理３４を介して
このチャンネルの今のＣＣＢのアドレスを指定する。１
／０マイクロプロセッサ３６は該アドレスとデータ・バ
イトとをバス・インターフェース３０へ転送する。

バス・インターフェース３０には主メモリ・アドレスと
データ・バイトとが記憶されていて、主メモリ４へ転送
されるためにバス要求に応じたアクノリジを持っている
。割り込み論理７８もバス・インターフェース３０から
の信号に応答して１／０マイクロプロセッサに割り込み
を行ない、通信制御装置１０ヘアドレス指定されたシス
テム・バス１６の情報を受け取る。ＣＣＰ命令の数が予
め決められた数を越えると、割り込み論理７８はライン
・マイク。

プロセッサに割り込みを行なうよう、ポーズ・タイマ６
２からの信号に応答動作する。また、優先スキャン６４
からの信号に応答して、ライン・マイクロプロセッサに
割り込みを行ない、機器のボーリングを開始すること、
および、機器が該ボーリングに応動したときにライン・
マイクロプロセッサ５６に割り込みを行なうようにライ
ン・アダプタ６６からの信号を応答することも割り込み
論理７８の機能である。１／０マイクロプロセッサ３６
は自走タイマ３２と共にライン・マイクロプロセッサ５
６に対してライン・マイクロプロセッサ５６によって決
まる遅延時間後に所定の操作を開始するよう指示する。
自走タイマ３２については、「多数の通信線の間で自走
タイマを共有する通信マルチプレクサ」という名称の米
国特許出願第１９１６２６号の中で説明されている。ク
ロツク装置７６は１／０マイクロプロセッサ３６とライ
ン・マイクロプロセッサ５６とのためのフェーズ１とフ
ェーズ２のクロック信号を発生するほか、以下で説明す
るような多数のタイミング信号をも発生する。

ＣＰＵ２からの入出力指令を受けると、１／０マイクロ
プロセッサ３６はライン・マイクロプロセッサ５６に対
する入出力命令を共有メモリ４４のメィルポックスを介
して発生して、ＲＡＭ６０に記憶されているＣＣＰを制
御する。

このことは、「中央処理装置からの入出力指令に対する
アクノリジ応答を記憶するランダム・アクセス・メモリ
を用いた通信マルチプレクサ」という名称の米国特許出
願第１９２１２７号に記載されている。２個の送受器４
６，４８は１／０データ・バス７４とライン・データ・
バス７２とを分離するものである。

同じように、ＭＵＸ制御４２は１／０アドレス・バス６
８とライン・アドレス・バス７０とを分離すると共に、
共有ＲＡＭ４４を１／０アドレス・バス６８またはライ
ン・アドレス・バス７０のちらかと結合させている。第
３図の説明に移る。

論理０におけるＬＲＥＡＤＹ−０１またはＬＲＥＡＤ
Ｙ−０２という信号は、ライン・アダプタ１２または１
４に結合された通信線上の機器が優先スキャン６４によ
るボーリングに応答してサービスを要求していることを
示す。

信号ＬＲＥＡＤＹ−を論理０にすると、クロツク信号Ｐ
ＲＩＣＬＫ−の立ち上りでフリップフロップ１００をリ
セットする。論理０の出力信号ＬＲＤＹＳＹ−がナンド
・ゲート１０２の入力に印加される。優先スキャン６
４の出力信号ＳＴＬＯＡＤ−がボーリング動作中は論理
０の状態であることは、「読み出し専用メモリを用いた
可変優先計画を備えた通信マルチプレクサ」という名称
の米国出願第１９１８７５号に記載されているとおりで
ある。

フリツブフロツプ１０６はクロツク信号ＰＲＩＣＬＫ−の次の立ち上りでセットされる。

なぜなら、Ｄ入力信号ＨＩＴＶＡＬ＋、ナンド・ゲート
１０２の出力は論理１だからである。これによって出力
信号ＵＰ２１ＲＱ−を論理０とし、ライン・マイクロプ
ロセッサ５６を割込み系列にする。ライン・マイクロプ
ロセッサ５６はアドレス・ラインＵ２ＡＤＯＯ＋００〜
Ｕ２ＡＤ１５十００にアドレスＦＦＦ８．６とＦＦＦ
９，６を発生し、これをライン・ページング論理５４を
経てライン・アドレス・バス７川こ伝えると共に、ＰＲ
ＯＭ５８に記憶された命令とＲＡＭ６０に記憶されたＣ
ＣＰとの処理を開始する。ライン・ページング論理５４
のアドレス信号ＦＦＦ８，６とＦＦＦ９，６とに論理応
答して、信号ＰＲＳＣＣＰ−は論理川こされる。これに
よってフリツプフロツプ１０８がセットされる。論理０
の信号ＣＣＰＲＵＭ−によりフリップフロップ１０６は
リセットこれ、また優先スキャン６４にはＣＣＰを活性
化するよう指示がなされる。割り込み信号ＵＰ２１ＲＱ
一は論理１の状態となる。ＣＣＰは通信線の動作を制御
する。ＣＣＰの個々の命令はＰＲＯＭ６２のプログラム
・ルーチンを要求する。ライン・マイクロプロセッサ５
６は該プ。グラム・ル−チンの命令を実行してＣＣＰの
命令を遂行する。ライン・マイクロプロセッサ５６が通
信線との動作を完了すると、アドレス００Ｆ１，６が発
生される。

ライン・ページング論理５４はアドレス００Ｆ１，６に
応答して論理０の信号ＬＮＭＲＥＦ−を発生する。デコ
ーダ１６４が動作開始して信号ＬＲＱＩＲＱ一は論理０
となる。これによってフリツプフロップ１０６はセット
され、論理０の出力信号ＵＰＩＩＲＱ一によって１／０
マイクロプロセッサ３６は割り込みモードにされる。１
／０マイクロプロセッサ３６はアドレスＦＦＦ８，６と
ＦＦＦ９，６とを発生する。

１／０ページング論理３４からの信号ＵＩＣＲＩＱ−は
アドレスＦＦＦ８，６に応答してフリツプフロツプ１６
６をリセットする。

１／０マイクロプロセッサ３６を制御するのは、ＰＲＯ
Ｍ３８に記憶されたプログラム・ルーチンで、このプロ
グラム・ルーチンは、ライン・マイクロプロセッサ５６
によって共有メモリ４４のメィルボックスに蓄積された
指令信号に従ってデータ処理を行なうためのものである
。

ＣＰＵ２はシステム・バス１６を通じて入出力指令を送
ることにより通信制御装置１０を制御する。これら入出
力指令はＬＣＴとＣＣＢとを準備し、またはＬＣＴとＣ
ＣＢとを読み出すものである。例えば入出力指令は主メ
モリ４にＣＣＢのアドレスをセットさせる。また、別の
入出力指令はＣＣＢに値城をセットする。こうした入出
力指令の動作について、「中央処理装置からの入／出力
指令に対するアクノリジ・レスポンスを記憶するための
ランダム・アクセス・メモリを使用する通信マルチプレ
クサ」という名称の米国出願第１９２１２７号に記載さ
れている。システム・バス１６を通じてＣＰＵ２から入
出力指令が受信されると、バス・インターフェース３０
は信号ＩＯＣＭＭＤ十を発生する。

バス・インターフェース３０からのタイミング信号ＭＹ
ＤＩＯＯ＋の立ち上りで出力信号ＩＯＣＭＭＤ−はフリ
ツプフロツプ１２８をセットする。１／０マイクロプロ
セッサ３６のノンマスカブル割り込み入力端子に論理０
の割り込み信号ＵＰＩＮＭＩ−が印加されると、割り込
みべクタ・アドレスＦＦＦＣ，６，ＦＦＦＤ，６が発生
される。

入出力指令の中に含まれるフアンクシヨン・コードは、
１／０ページング論理３４の割り込みべクタ・アドレス
ＦＦＦＣ，６とＰＲＯＭ３８内のアドレス・ロケ−ショ
ンの方を向くよう修正する。ＰＲＯＭ３８には、該ファ
ンクション・コ−ド‘こよって特定される入出力指令を
実行するプログラムの開始アドレスが記憶されている。
割り込みべクタ・アドレスＦＦＦＣ，６は１／０ページ
ング論理３４に信号ＮＭＩＣＬＲ−を発生させてフリツ
プフロツプ１２８をリセツトする。ポーズ・タイマ６２
が休止すると、ポーズ・タイマ６２からの信号ＴＢＯＲ
ＷＩ−の立ち上りでフリツプフロツプ１２６がセットさ
れる。論理０の割り込み信号ＵＰ２ＮＭＩ−がライン。
マイクロプロセッサ５６のノンマスカブル割り込み端子
に印加されると、割り込みべクタ・アドレスＦＦＦＣ，
６，ＦＦＦＤ，６が発生される。

ＰＲＯＭ５８のアドレス・ロケーションＦＦＦＣ，６，
ＦＦＦＤ，６の内容は、ポーズ・タイマ６２の休止を処
理するためのプログラム・アドレスを発生する。デコー
ダ１６４の出力信号ＰＴＭＲＳＢ−が論理０にされると
、タイマ停止命令すなわちウエート指令の間、フリップ
フロップ１２６はリセットの状態にある。１／０マイク
ロプロセッサ３６とライン・マイク。

プロセッサ５６とに対して、多数のタイミング信号、制
御信号が印加される。端子め，，◇２に印加される信号
ＰＩＰＨＺＩ十，ＰＩＰＨＺ２十，Ｐ２ＰＨＺＩ＋，Ｐ
２ＰＨＺ２は、基本となるタイミングを与える。端子Ｆ
２に信号ＣＫＰＨＺＡ−が印加されると、マイクロプロ
セッサの書き込み周期の間、データリぐスが駆動され、
読み出し周期の間はデータ・バスは無能とされる。ＨＡ
ＬＴ端子に論理０の信号ＰＩＨＡＬＴ−，Ｐ２ＨＡＬＴ
−が印加されると、命令の実行後にマイクロプロセッサ
は停止される。Ｒ端子に信号ＭＳＴＣＡＤ−が印加され
ると、電源がオンのとき、マイクロプロセッサの動作が
開始される。第４図には、１／０マイクロプロセッサ３
６（入出力サイド）、ライン・マイクロプロセッサ５６
（ライン・サイド）または両マイクロプロセッサ３６，
５６（共有）と共に動作する種々のメモリのアドレス・
ロケーションが示されている。

作用ＲＡＭ４０，５２は１／０アドレス・バス６８とラ
イン・アドレス・バス７０からそれぞれ受旨されるアド
レス信号００００，６〜０３ＦＦ，６に応する。共有メ
モリ４４は１／０アドレス・バス６８またはライン・ア
ドレス・バス７０から受信されるアドレス信号０４００
，６〜ＯＦＦＦ，６に応答する。

有〆モ川こは３０７２個のアドレス・ロケーションミあ
る。そのうち、１０２４個のアドレス・ロケーションは
１６本の通信線のＣＣＢを記憶するもの、０２４個は１
６本の通信線のＬＣＴを記憶するもの、１川固‘まメィ
ルボックスを記憶するためのアドレス・ロケーションで
あって、残りのアドレス・ローションは特別なＬＣＴを
記憶するためのもの′ある。１本１本の通信線は６４個
のアドレス・ローションにあるＣＣＢ４４ａと動作する
ようにょつている。

６４個のアドレス・ロケーションのうち３２個は受信チ
ャンネルとしての通信線用であり、残りの３２個は送信
チャンネルとしての通信線に用いられる。

それぞれの受信チャンネルＣＣＢおよび送信チャンネル
ＣＣＢには、主メモリ４のアドレス・ロケーションが３
バイト、値域が２バイト、制御が１バイト、状態が２バ
イトの合計８バイトが含まれている。ＬＣＴ４４ｃには
どれにも、受信チャンネル構成・制御情報のための３２
個のアドレス・ロケーションと送信チャンネル構成・制
御情報のための３２個のアドレス・ロケーションとが含
まれている。ＲＡＭ６０‘こは１６３８４個のロケーシ
ョンがあって、ライン・マイクロプロセッサ５６の制御
下にあるＣＣＰ命令を記憶するためのアドレス１０００
伍〜４ＦＦＦ，６が備えられている。ＰＲＯＭ３８は３
０７２個のロケーションを持ち、アドレスＦ４００，６
〜ＦＦＦＦ，６は１／０マイクロプロセッサ３６と共に
動作するプログラム命令を記憶するためのものである。

ＰＲＯＭ５８は４０９針固のロケーションを有し、アド
レスＦＯＯ０１６〜ＦＦＦＦ，６はライン・マイクロプ
ロセッサ５６と共に動作するプログラム命令を記憶する
ためのものである。一つ一つのチャンネルには４個の８
バイトＣＣＢが関連して備えられている。

この８バイトの内、３バイトはこのチャンネルで処理す
べき次のデータ・バイトの主メモリ４のアドレス、２バ
イトは値城すなわちフィールド‘こ残っているデータ・
バイトの数、１バイトは制御、２バイトは状態を表わす
。ＣＣＢ制御バイトの中には、「状態完了時割り込み」
ビット、「妥当ＣＣＢ」ビット、「最終ブロック」ビッ
トが含まれている。

ＣＣＢ最終状態バイトに含まれるビットは、以下の意味
を表わしている。

ビット位置（０＝最重要ビット）ＯＣＣＰはＣＰＵ２割り込み命令を実行する。

１割り込みがこのＣＣＢに発生される。

２データ・サービス・エフー。

３ＣＣＢはすでに実行され、状態は完全である。

４ＣＣＢ利用不可能ゆえのＣＣＢサービス・エフ一。

５、６ＣＣＰとＣＰＵ２との間のプラグ。９データ
・クロツク・エフー。

１０受信モード時は値域は０に等しくない。

送信モードのＣＣＢ制御語セットの最終フロツク・ビッ
ト。

１１データ・セット状態変更済み。

１２メモリ４・エラー訂正済み。

１３無効メモリ４・アドレス。

１４システム・ブ１６・パリテイ・エフー。

１５未訂正メモリ４・ェフー。

１／０マイクロプロセッサ３６とライン・マイクロプロ
セッサ５６とは、共有ＲＡＭ４４のロケーションに記憶
された郵便箱によって互いに通信し合う。

これらのメイルボツクスのロケーションの内容が第５図
に示されている。通信制御装置１０は３個のメィルボッ
クスを使う。

すなわち、‘ａ｝ブロック・モード指令、‘ｂ｝ライン
・マイクロプロセッサ５６に対する１／０マイク。プロ
セッサ３６の指令、‘ｃ）１／０マイクロプロセッサ３
６に対するライン・マイクロプロセッサ５６の指令、の
３個のメイルボツクスである。ＣＰＵ２は入出力指令に
よってブロック読み出し操作またはブロック書き込み操
作を開始する。メィルボックスが利用可能なとき（Ｆは
論理０の状態にある）の入出力指令の結果、ライン・マ
イクロプロセッサ・アドレス・スペースにアドレスを持
つブロック・モード指令メィルボツクスが準備される。
このアドレスは、Ｄビット（ワード０のビット７）が論
理０のとき共有メモリ４４からのバイトを受信するため
の第１のロケーションのアドレスであり、またＤビット
が論理１であれば、共有メモリ４４へバイトを送信する
ためのアドレスでもある。ワード０のビット位置３〜６
は、ブロック転送を要求している通信線のチャンネル番
号を指定する。

該チャンネルと関連する共通メモリ４４に記憶されたＣ
ＣＢは、主メモリ４の開始アドレスを開始値域のほか、
フロック転送に含まれるブロックのバイト数を指定する
。Ｒビット（ワード０のビット１）は論理１のとき主メ
モリ４のブロック読み出し操作を指定し、論理０のとき
主メモリ４のブロック書き込み操作を指定する。

Ｆビット（ワード０のビット０）は１／０マイクロプロ
セッサ３６によって論理１にセットごて、指令が存在す
ることを明確にし、該指令が−了したときライン・プ。

セッサ５６によって論川こリセットされる。ライン・マ
イクロプロセッサ５６はブロック・モード指令メィルポ
ックスのワード０を走査る。

ワード０のビット０が論理０であるならば、ライン．マ
イクロプロセッサ５６はフアームウエア・ルーチルを開
始して、チャンネル番号を識別し、これが読み出し操作
か書き込み操作かを決定する。読み出し操作であれば、
記憶サブルーチンの処理が行なわれる。書き込み操作で
あれば、ロード・サプル−チンの処理が行なわれる。こ
のチャンネル番号用ＣＣＢに記憶されているように値域
が０に達すると、ライン・マイクロプロセッサ５６はＦ
ビット（ワード０のビット０）をリセットし、このブロ
ック・モ−ド操作を終了する。ライン・マイクロプロセ
ッサ５６のメイルボツクス２に対する１／０マイクロプ
ロセッサ３６の指令によって、ライン・マイクロプロセ
ッサ５６の取るべき動作と、その動作用のりーズンとが
持される。ワード０１こよって動作符号が特定される。
動作符号００，６が表わすのは入出力停止指令Ｊあって
、ＣＣＰプログラムを停止し、ワード１′表わされるチ
ャンネルからのデータ発生チャンネル要求割り込みをさ
らに阻止することによつ、それ以上のどんなチャンネル
作業をも阻止すものである。動作符号０２，６は、ワー
ド１に表わされているャンネル番号と関連したＣＣＢと
ＬＣＴとをクリすることにより、該チャンネルの初期設
定を行よう。

動作符号０４，６は、ワードーで表わされるチャネルと
関連したＬＣＴワード６，７によって持されるアドレス
でＣＣＰの実行を開始させるもである。

このＬＣＴアドレスは、入出力指令につて初期設定され
たＣＰＵ２により特定され動作符号０６，６によって、
通信チャンネルから割込みの結果としてＣＣＰの実行が
開始され。該チャンネル用ＣＣＢによって、開始ＣＣＰ
ア′レス・ロケーションが特定される。ライン・マイク
ロプロセッサ５６のメイルボツス２に対する１／０マイ
クロプロセッサ３６の指令のワード２は１′−ズン符号
を特定する。

論１のビット川こよってチャンネル要求割り込み力表わ
される。ビット１はデータ・セット走査動作を識別る。

データ走査ルーチンによって、現在の状態と、ＬＣＴ１
４に記憶されている古い状態とが鮫される。特定のチャ
ンネルの状態が変化したことを、差によって表わす。そ
うすると、ＬＣＴ内容によって、ライン・マイクロプロ
セッサ５６が今後取る動作が決められる。ビット２は、
ＣＣＰによってセットされたタイマ６２が休止状態に入
ったことを表わす。

ビット７はラインの方向、つまり受信か送信かを表わす
。

ライン・マイクロプロセッサ５６はワード１のＦビット
を読み出す。

ビット０が論理１のとき、ライン・マイクロプロセッサ
５６はワード０を読み出し、動作符号によって特定され
るサブルーチンへの分岐を行なう。この動作が完了する
と、ヮードーのビット川ま論理１にリセツトされる。１
／０マイクｏプロセッサ３６のメイルボツクス３に対す
るライン・マイクロプロセッサ５６の指令は、ライン・
アダプター２または１４から要求が出ている間は有効で
ある。

該要求は、メィルボックス３に記憶されている指令によ
って特定されるＣＣＰ命令の処理をライン・マイクロプ
ロセッサ５６に開始させるサービスを求めるものである
。メィルボックス３のワード０のビット位置０は論理１
の状態にあり、メィルボックス３のワード１に記憶され
たチャンネル番号のＣＣＢによって特定されたアドレス
にある主メモリ４からのロードＤＭべ読み出し指令を表
わしている。

メモリからのデータ・バイト読み出し‘ま、１／○マイ
クロプロセッサ３６のメイルポツクス３に対するライン
・マイクロプロセッサ５６のワード２に記憶される。

ライン・マイクロプロセッサ５６は該データ・バイトを
処理する。この処理は、それぞれのデータ・バイトが１
／０マイクロプロセッサ３６の制御の下でメィルボック
スに記憶されると同様に、ＣＣＰに従って行なわれる。
論理１にあるワード０のビット位置１は、ワードーに記
憶されたチャンネル番号のＣＣＢによって特定されるア
ドレスでの王のメモリ４に対する記憶ＤＭＡ書き込みを
特定する。デ−夕・バイトはライン・マイクロプロセッ
サ５６の制御の下でメィルポックス３のワード２に記憶
され、１／０マイクロプロセッサ３６の制御の下でシス
テム・バス１６を介して主メモリ４へ転送される。論理
１にあるワード０のビット位置２は、次ブロック獲得（
ＧＮＢ）指令を表わす。これによって１／０マイクロプ
ロセッサに対して、ブロック転送は完了しＣＣＢ制御フ
ィールドをクリャすべきことが示される。論理１状態の
ワード０のビット位置３によって、１／０マイクロプロ
セッサ３６はＣＰＵ２に割り込みを行ない、論理１（Ｇ
ＮＢ）のビット位置２と結合して、ＣＰＵ２からの入出
力指令を他のブロック転送のためにＣＣＢにロードさせ
る。

論理１の状態にあるワード０のビット位置４により、１
キャラクタ後退操作が表示される。ＣＲＴ１８のオペレ
ータがキヤラクタを訂正したい場合があるからである。
論理１の状態のワード０のビット位置５によって、タイ
マ３２が“オン”の状態にあることが示される。

論理１状態のワード０のビット位置６により、初期設定
操作が表示される。

論理１の状態にあるワード０のビット位置７によって、
ラインのバックアップが表示される。

ＣＲＴ１８のオペレータがラインを訂正したい場合があ
るからである。ワード３のビット位置０は特別な２００
ミリ秒ポーズ・タイマ６２の操作を示す。

第６図のブロックダイヤグラムには、通信機器（典型的
な例としては、ＣＲＴ１８）からのデータ・バイトをラ
イン・アダプタ・バス１７（第２図）、通信制御装置１
０、システム・バス１６を経て主メモリ４へ転送し、ま
た主メモリ４からシステム・バス１６、通信制御装置１
０、ライン・ァダプタ・バス１７を経てＣＲＴ１８へ転
送する際の流れが描かれている。

ライン・アダプタ１２または１４は信号ＬＲＥＡＤＹ−０１またはＬＲＥＡＤＹ−０２（第３
図）を発生する。

これらの信号はオア接続を経てフロック２００で信号Ｌ
ＲＥＡＤＹ−を発生する。この信号によってフリップフ
ロップ１０６がセットされると、信号ＵＰ２１ＲＱ−が
発生し、これによつてブロック２０２のライン・マイク
ロプロセッサ５６に割り込みをする。ライン・マイクロ
プロセッサ６６は割り込みべクタ・アドレスＦＦＦ８，
６，ＦＦＦ９，６を発生する。ＰＲＯＭ５８のアドレス
ＦＦＦ８，６，ＦＦＦＦ９，６の内容は、ＰＲＯＭ５８
に記憶されているチャンネル要求サービス・ルーチンを
指示する。フロック２０４において、操作が受信なのか
送信なのかを示すＤビットを含むチャンネル番号が、ラ
イン・ページング論理５４内のレジスタ（図示されてい
ない）に記憶される。

このレジス外こは、４個のＣＣＢ４４ａ（第４図）のう
ちの１個を選択する能動ＣＣＢポィンタも記憶される。
チャンネル番号と能動ＣＣＢポィンタを使ってライン・
ページング論理５４は仮想アドレスを真のアドレスへ変
換する。仮想アドレスはライス・マイクロプロセッサ５
６からのもので、共有メモリ４４に記憶された６４個の
全通信チャンネルのための特定のＬＣＴまたはＣＣＢを
指示するものである。真のアドレスは、共有メモリ４４
に記憶された１個の要求チャンネルのためのＬＣＴまた
はＣＣＢを指示するものである。ＣＣＰの存続を監視し
ながらブロック２１０ではライン・マイクロプロセッサ
５６によつてポ−ズ・タイマ６２に記憶されたＦＦ．６
の計数が開始される。

フロツク２１２がＲＡＭ６０に開始ＣＣＰロケーシ
ョンのアドレスを指定すると、該ＣＣＰロケーションは
、要求通信チャンネルと関連したＴに記憶される。ここ
でチャンネル番号はブロック２１４に受信操作を表示す
る。つまり、通言制御装置１川まＣＲＴ１８からデータ
・バイト受信し、該データ・バイトをライン・マイクロ
。ロセッサ５６のＢ累算器にロードする。ＣＣＰ記憶命
令がブロック２２０のＲＡＭから呼「出され、メイルボ
ツクス３のワード１のＦビットが０に等しいとき、記憶
指令４０，６はブロック２２４でワード０１こ記憶され
、データ・バイトはロック２２６でワード０に記憶され
る。

またチンネル番号と１にセットされたＦビットとはブロ
ック２２８のメィルボックス３のワードーに託息される
。フロツク２３０において、ライン・マイク。

プセッサ５６はアドレス００Ｆ１，６を発生してフリツ
プフロツプ１６６をセットし、これによつて、１／０マ
イクロプロセッサ３６割り込み信号ＵＰＩＩＲＱ−（第
３図）を発生させる。信号ＵＰＩＩＲＱ−に応答して１
／０マイクロプロセッサ３６は割り込みべクタ・アドレ
スＦＦＦ８，６，ＦＦＦ９，６を発生する。割り込みべ
クタ−アドレスによって特定されるロケーションは「Ｉ
ＲＱ割り込みハンドラ・ル−チンのＰＲＯＭ３８に開始
アドレスを記憶する。ライン・マイクロプロセッサ５６
はブロック２３２のＣＣＰ待機命令を呼び出す。こうす
ると、次のチャンネル割り込み信号ＬＲＥＡＤＹ−０１
またはＬＲＥＡＤＹ−０２が生じるまで、ライン・
マイク。プロセッサ５６は動作を中断する。フロツク２
３４の１／０マイクロプロセッサ３６はメイルボツクス
３のワード１からチャンネル番号を読み出して１／０ペ
ージング論理３４に記憶させる。ブロック２３６におい
て、１／０マイクロプロセッサ３６はメィルボツクス３
の指令ワード４０，６（記憶操作を表わすもの）を読み
出して、ＰＲＯＭ３８のＤＷＡ書き込みルーチンへ分岐
する。ブロック２３８のバス。

インターフェース３０はセット状態にされ、通信制御装
置１０のどのようなシステム・バス１６要求に対しても
ビジー（使用中）の返答をする。能動ＣＣＢポィン夕は
ブロック２４０の１／０ページング論理３４内のレジス
タ（図示されていない）に記憶され、チャンネル番号と
結合して仮想アドレスを真のアドレスへ変換する。１／
０マイクロプロセッサ３６はブロック２４２においてＣ
ＣＢ４４ｂ（第４図）からの主メモリ４・アドレスおよ
びバス・インターフェース３０内のレジスタ（図示され
ていない）のメィルボックス３のワード２からのデータ
リゞィトを記憶する。

１／０マイクロプロセッサ３６はブロック２４４にアド
レス００Ｆ７．６を発生して、システム・バス１６に対
して主メモリ４・アドレスとバス・インターフェース３
０１こ記憶されたデータ・バイトとを主メモリ４へ転送
することを要求する。

これは、データ・バイトを特定のアドレス・ロケーショ
ンに書き込むためである。ブロック２４６において主メ
モリ４・アドレスは増加されｔ値或は減少されて、要求
通信チャンネルのＣＣＢに書き込まれる。そのアドレス
は主メモリ４のアドレス・ロケーションを示し、該アド
レス・ロケションに要求通信チャンネルからの次のヂー
・バイトが書き込まれる。主メモリ４へ転送さるべく残
っているデ−夕・バイト数を示す値城ま、「０に等しい
」かどうか検査される。このゼロ」検査については詳述
しない。この発明とま無関係だからである。チャンネル
番号（Ｄビット）により示されるような主メモリからの
データ・バイトをＣＲＴ１８ミ要求していたなら、ブロ
ック２１６のＣＣＰロド命令の形でブロック２１２は送
信操作を求めこことであろう。

ライン・マイクロプロセッサ５６はフラグ・ビットＦが
０であること（１／０マイクロプロセツ３６が以前の動
作を完了したことを表わしている）を確かめたうえで、
ロード指令８０，６をブロック２５０のメィルボックス
３の指令ワード０‘こットする。

チャンネル番号と１にセットされたフラグ。ビットＦと
はブロック２５２内のメイルミックス３のワード１に記
憶される。既に述べたように、１／０マイクロプロセッ
サ３６は割り込みを受けてブロック２５４のＩＲＱ割、
入みハンドラリレーチンに分岐する。

一方、ライン・マイクロプロセッサ５６はブロック２５
６に・いてメイルボツクス３のワード１のフラグ・ビッ
トＦが０かどうかを検査することによってデータ・バイ
トを待つ。フロツク２５８で１／０マイクロプロセッサ
３６は１／０ページング論理・３４に能動ＣＣＢポィン
タとチャンネル番号とを記憶させ、メィルボックス３の
ワード０から指令ワード（８０，６）を読み出してから
、ＰＲＯＭ３８のＤＭＡ読み出しルーチンへ分岐する。

フロツク２６２においてバス・インターフェース３０は
セットされてシステム・バス１６要求に、してビジーの
応答をする。

１／０マイクロプロセッサ３６はブロック６４において
メイルボツクス３のワードーからのチャンネル番号とバ
ス・インターフェース３００レジス夕（図示されていな
い））のＣＣＢからの主メモリ４・アドレスとを言己意
し、フ。

ツク２６６において、システム−バス１６を介してチャ
ンネル番号とアドレスを主メモリ４へ転送するためのア
ドレス００ＦＦ，６を発生してシステムりくス１６を要
求する。データ・バイトは１／０マイクロプロセッサ３
６によって受信され、メィルボツクス３のワード２に記
憶される。

（ブロック２６８）フロツク２７０においてフラグ・ビ
ットＦはメイルボツクス３のワード１で０にセットされ
、ライン・マイクロプロセッサ５６に対し、データ・バ
イトがメィルボックス３に記憶されていることを表わす
。

フロック２７２において主メモリ４・アドレスは増加さ
れ、値或は減少されて、要求中のＣＲＴ１８のＣＣＢに
記憶される。

フロツク２７４でライン・マイクロプロセッサ５６はワ
ードーにつきフラグ・ビットＦが０に等しいことを検査
し、ライン・アダプタ・バス１７を通じてＣＲＴ１８へ
メイルボツクス３のワード２からのデータ・バイトを送
り出す（ブロック２７６）。

ブロック２７８においてライン・マイクロプロセッサ５
６は主プログラムへ復帰する。次に論理回路については
、「ＴＴＬデータ・ブロック・フオー・デザイン・ェン
ジニアズ」第２版（テキサス・ィンストルメンッ社発行
、１９７６手著作権登録）に記載されている。フリツプ
フロツプ１００，１２８………７４Ｓ７４１０６・
・・・・・・・・７４ＬＳ７４１０８，１２
６，１６６・…・・・・・７４ＬＳＩ１２デコ
ーダ１６４………７４ＬＳ１３８両マイクロプロセ
ッサ３６，５６はモートローラ製６８０肥回路で、「コ
ンブリート・マイクロコンピュータ・データ・カタログ
」（アリゾナ州フェニックス・私書箱２０９１２のモー
トローラ・セミコンダクタ・プロダクツ社発行、１９７
８王著作著作権登録）に記載されている。

以上、この発明の最適な実施例を図示し詳述してきたが
、既述の発明と同じ概念に属す変形や修正が多々可能で
あり、それらも特許請求された発明の範囲内に含まれる
ものであることは、当楽技術者の認めるところであろう
。

すなわち、上に示された素子の多くは、同じ結果を生み
特許請求さ‐ ８のにまれる別の素子によって置
換変更して良いものである。したがって、この発明は特
許請求の範囲によって示される事項だけから限定される
ものである。

【図面の簡単な説明】

第１図は、データ処理システムの全体をブロックダイヤ
グラムで示したものである。第２図は、通信制御装置１０の全体をブロックダイヤグ
ラムで示したものである。第３図は、１／０マイクロプ
ロセッサ３６の論理図とライン・マイクロプロセッサ５
６の割り込み論理である。第４図は、通信制御装置１０
内の読み出し専用メモリとランダム・アクセス・メモリ
とのアドレス・ロケーションを示した図である。第５図
は、共有メモリ４４内のメイルポツクスのレイアウトを
示した図である。第６図は、１／０マイクロプロセッサ
３６とライン・マイクロプロセッサ５６とが典型的な動
作を行なった場合の流れ図である。２・・・・・・中央
処理装置（ＣＰＵ）、４・・・・・・主メモリ・・・・
・・周辺機器、８・・・・・・通信サブシステム、１０
・・・・・・通信制御装置、１２，１３，１４・・・・
・・ライン・アダプタ、１６……システム・バス、１７
……フィン・アダプタ・バス、１８・・・・・・陰極線
管ディスプレー（ＣＲＴ）、２０・・・・・・ダイヤル
装置、２１・・・・・・テレタイプ装置、２２・・・・
・・モデム、２４・・・・・・フイン・プリンタ、３０
……バス・インターフェース、３２……自走タイマ、３
４……１／０ページング論理、３６…・・・１／０マイ
クロプロセッサ、３８・・・・・・プログラム可能な読
み出し専用メモリ、４０・・・・・・作業用ランダム・
アクセス・メモリ、４４・・・・・・共有ランダム・ア
クセス・メモリ、５０……Ｓレジスタ、５２…・・・作
業用ＲＡＭ、５４・・・・・・ライン・ページング論理
、５６・・・・・・ライン・マイクロプロセッサ、６２
……ポーズ・タイマ、６４・・・・・・優先スキャン、
６６・・・・・・ライン・アダプタ・インターフェース
、６８……１／０アドレス．バス、７０”””ライン・
アドレス・／ゞス、７２”””ライン・データ・バス、
７４…・・・１／０データ・バス、７６・・・・・・ク
ロック装置、７８…・・・割り込み論理。ｆ７（ｑＦ７上・２（のｆ７‘ ．２位）Ｐ？上９３でのＦ７（Ｑ３（ｂ）ｆ７上ｑ４‐ 第５図（ｂ）Ｆ−１偽々らつラ「ソ叫７０７・ｏＣシナ必Ｋりム
トＦ・ｏ仏々‘フリナ帆〃３‘１：ょ’従をも丁※かり
′ドリマ′トー３ピーｖ「ｏ口
／ドピ．リＬｏ，キ球の々ビ‐’ト「
父ｒさピＹト２ ×ゲロ・７１は１ヒー，ト３〔ＰＵ２Ｋギー，込々ビリト４スバ′ス．フン‐ｒＹラフＶＸ々ヒＩ〜ト
づワイ々３？ビー‐′トｒ材熱扱えヒ−Ｙト７７う心へ技】第６図〇第６図（ｂ）

Claims

【特許請求の範囲】１システム・バスと；該システム・バスと結合され、
データ・バイトを記憶するための主メモリ；前記システ
ム・バスおよび複数個の入出力機器と結合され、前記主
メモリと前記複数個の入出力機器との間で前記データ・
バイトを転送するための通信マルチプレサクと；から構
成され、前記通信マルチプレサクが、アドレス情報と
制御情報と前記データ・バイトを記憶するための共有メ
モリ手段と；ポーリング動作中にサービスを要求する前
記複数個の入出力機器のうちの１個に応答し、前記デー
タ・バイトを前記共有メモリ手段と前記複数個の入出力
機器のうちの１個との間で転送し、しかも第１割り込み
信号を発生する第１の手段を具備したライン・マイクロ
プロセツサと；前記第１割り込み信号に応答し、前記デ
ータ・バイトを前記共有メモリ手段と前記主メモリとの
間で転送するためのＩ／Ｏマイクロプロセツサと；から
構成されることを特徴とするデータ・バイト転送用デー
タ処理装置。２前記共有メモリ手段が、前記データ・バイトと前記
制御情報とを記憶するためのメイルボツクス手段と；前
記複数個の入出力機器の各々から送出され、またはそこ
へ転送される前記データ・バイトをを記憶するためのロ
ケーシヨンを識別する複数個のアドレスを前記主メモリ
に記憶するためのチヤンネル制御ブロツク手段と；から
構成されることを特徴とする、特許請求の範囲第１項記
載のデータ・バイト転送用データ処理装置。３前記制御情報が、前記通信マルチプレサクが前記デ
ータ・バイトを前記複数個の入出力機器のうちの１個か
ら受信し、またはそこへ送信することを表わす受信チヤ
ンネル番号または送信チヤンネル番号と；前記複数個の
入出力機器のうちの１個が前記主メモリからの前記デー
タ・バイトの１つを要求していることを表わすロード指
令と；前記入出力機器のうちの１個が前記データ・バイ
トの１つを前記主メモリへ転送することを表わす記憶指
令と；前記メイルボツクス手段が前記ライン・マイクロ
プロセツサに対して有効であることを表わす第１状態の
フラグ・ビツトと；前記メイルボツクス手段が前記Ｉ／
Ｏマイクロプロセツサに対して有効であることを表わす
第２状態ののフラグ・ビツトと；から構成されることを
特徴とする、特許請求の範囲第２項記載のデータ・バイ
ト転送用データ処理装置。４前記チヤンネル制御ブロツク手段は前記複数個の入
出力機器のうちの１個を識別する前記受信チヤンネル番
号に応答して、前記複数個の入出力機器のうちの１個か
ら受信された前記データ・バイトの第１のものを前記主
メモリの第１のロケーシヨンに書き込むために前記アド
レスの第１のものを選択するとともに、前記複数個の入
出力機器のうちの１個を識別する前記送信チヤンネル番
号に応答して、前記主メモリの第２のロケーシヨンから
前記データ・バイトの第２のものを読み出して前記複数
個の入出力機器のうちの１個へ転送するために前記アド
レスの第２のものを選択するものであることを特徴とす
る、特許請求の範囲第３項記載のデータ・バイト転送用
データ処理装置。５前記ライン・マイクロプロセツサ手段が、ライン・
マイクロプロセツサと；前記複数個の入出力機器のうち
の１個が前記ポーリング動作の期間中サービスを要求す
ることを表わす準備完了信号に応答して前記ライン・マ
イクロプロセツサに割り込みを行なう第２の割り込み信
号を発生するための第２の手段と；から構成され、前
記ライン・マイクロプロセツサは前記受信チヤンネル番
号に応答して前記メイルボツクス手段に前記記憶指令と
前記データ・バイトの一つと前記受信チヤンネル番号と
を記憶するとともに、フラグ・ビツトが前記第１の状態
にあるとき、前記送信チヤンネル番号に応答して前記メ
イルボツクス手段に前記ロード指令と前記送信チヤンネ
ル番号とを記憶し、前記第２の状態のフラグ・ビツトを
発生し、前記第１の手段は前記ライン・マイクロプロ
セツサからの選択されたアドレス信号に応答して前記第
１の割り込み信号を発生することを特徴とする、特許請
求の範囲第４項記載のデータ・バイト転送用データ処理
装置。６前記Ｉ／Ｏマイクロプロセツサ手段は、Ｉ／Ｏマイ
クロプロセツサと；前記第１の手段と結合され、前記第
１の割り込み信号に応答して、前記Ｉ／Ｏマイクロプロ
セツサに割り込みを行うための第３の割り込み信号を発
生する第３の手段と；から構成され、前記Ｉ／Ｏマイ
クロプロセツサは前記フラグ・ビツトが前記第２の状態
にあるとき前記メイルボツクス手段と結合され、前記受
信チヤンネル番号と前記記憶指令と前記データ・バイト
の１つ、または、前記送信チヤンネル番号と前記ロード
指令を読み出し、前記チヤンネル制御ブロツク手段は
前記Ｉ／Ｏマイクロプロセツサと結合され、前記受信チ
ヤンネル番号に応答して前記アドレスの第１のものを前
記システム・バスを介して前記主メモリへ転送し、前
記Ｉ／Ｏマイクロプロセツサは前記記憶指令に応答し、
前記データ・バイトの第１のものを前記システム・バス
を介して前記主メモリへ転送して前記アドレスの第１の
ものによつて表わされる前記第１のロケーシヨンに記憶
し、前記チヤンネル制御ブロツク手段は前記送信チヤ
ンネル番号に応答して前記アドレスの第２のものを前記
システム・バスを介して前記主メモリの第２のロケーシ
ヨンへ転送し、前記Ｉ／Ｏマイクロプロセツサは前記
ロード指令に応答して前もつて割り当てたチヤンネル番
号を前記システム・バスを介して前記主メモリへ転送し
、前記主メモリは前記データ・バイトの第２のものを
前記Ｉ／Ｏマイクロプロセツサへ転送して前記メイルボ
ツクス手段に記憶し、前記Ｉ／Ｏマイクロプロセツサは
前記フラグ・ビツトを前記第１の状態に設定することを
特徴とする、特許請求の範囲第５項記載のデータ・バイ
ト転送用データ処理装置。７前記ライン・マイクロプロセツサが前記第１の状態
のフラグ・ビツトに応答して前記メイルボツクス手段か
らの前記データ・バイトの１つを前記複数個の入出力機
器のうちの１個へ転送することを特徴とする、特許請求
の範囲第６項記載のデータ・バイト転送用データ処理装
置。８前記第１の手段がデコーダであることを特徴とする
、特許請求の範囲第７項記載のデータ・バイト転送用デ
ータ処理装置。９前記第２の手段が第１の双安定理論素子であること
を特徴とする、特許請求の範囲第８項記載のデータ・バ
イト転送用データ処理装置。１０前記第３の手段が第２の双安定理論素子であるこ
とを特徴とする、特許請求の範囲第９項記載のデータ・
バイト転送用データ処理装置。