JPS6093553A - 演算制御装置 - Google Patents
演算制御装置Info
- Publication number
- JPS6093553A JPS6093553A JP20084583A JP20084583A JPS6093553A JP S6093553 A JPS6093553 A JP S6093553A JP 20084583 A JP20084583 A JP 20084583A JP 20084583 A JP20084583 A JP 20084583A JP S6093553 A JPS6093553 A JP S6093553A
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- JP
- Japan
- Prior art keywords
- bit
- shift
- bus
- field
- microinstruction
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明ｉηチ野〕
本発明はデータ処理装置におけるマイクロプログラム制
御方式の演算制御装置に関する。
御方式の演算制御装置に関する。
従来の演算処理装置のマイクロプログラム制御部は第１
図のような構成であった。同図において、＋１（ｌは固
定制御記憶ＲＯ８（Ｒｅａｄ ０ｎｌｙ Ｓｔｏｒａｇ
ｅ）メモリであシ、例えば１語６４ビツトのマイクロプ
ログラム（即ち、マイクロ命令）が格納され、その読出
されたマイクロ命令はＭバスへ出力される。
図のような構成であった。同図において、＋１（ｌは固
定制御記憶ＲＯ８（Ｒｅａｄ ０ｎｌｙ Ｓｔｏｒａｇ
ｅ）メモリであシ、例えば１語６４ビツトのマイクロプ
ログラム（即ち、マイクロ命令）が格納され、その読出
されたマイクロ命令はＭバスへ出力される。
ＲＯ８（１，０）には出力レジスタ（１０ａ）があ夛、
マイクロ命◆は一旦このレジスタ（１０ａ）にラッチさ
れた後にＭバスへ送出される。（４）は２ボー） ＲＡ
Ｍで構成されるワーキングレジスタ（ｗＲ）処理の最中
にデータを一時的に格納しておくための記憶装置内の領
域）であり例えば１語３２ビツトで構成される。
マイクロ命◆は一旦このレジスタ（１０ａ）にラッチさ
れた後にＭバスへ送出される。（４）は２ボー） ＲＡ
Ｍで構成されるワーキングレジスタ（ｗＲ）処理の最中
にデータを一時的に格納しておくための記憶装置内の領
域）であり例えば１語３２ビツトで構成される。
ＷＲ（２Ｉの出力は２ボー）（Ａポート、Ｂボート）に
分かれ、それぞれ人バス、Ｂバスに接続される。
分かれ、それぞれ人バス、Ｂバスに接続される。
（至）は演算ユニツ） （ＡＬＵ）であシ、内部に演算
器を持ち、加減算、論理演算等を行う。０Ｑはビットテ
スト回路（ＢＴ）であシ、マイクロ命令で指定したビッ
ト位置に対応するＢパスのビットのＯまたは１の値をフ
ラグとして抽出する。（イ）はフラグレジスタ（ＦＬＲ
）であｆｉ ＡＩ、Ｕ（至）やＢＴＧＩＩ）で生成され
るフラグを置数する。第２図はマイクロ命令の７オーマ
ットであシ、フィールドＦはＡＬＵ（至）またはＢ Ｔ
（４Ｇに対して動作を指定し、フィールドＤはＡＬＵ
（７）で演算された結果を取込みＷ１’Ｌ（２Ｇ内の１
つのレジスタを指定する。フィールドＢ、及びＡは各々
ＷＲ四のレジスタの１つを指定し、その内容をＢバス及
びＡバスへ送出させる。フィールドＣＦはビットテスト
を行う場合の指定ビットを示し、５ビツトでビットＯ〜
ピット３１までを示す。他のフィールドは分岐アドレス
、メモリ制御等で使用される。
器を持ち、加減算、論理演算等を行う。０Ｑはビットテ
スト回路（ＢＴ）であシ、マイクロ命令で指定したビッ
ト位置に対応するＢパスのビットのＯまたは１の値をフ
ラグとして抽出する。（イ）はフラグレジスタ（ＦＬＲ
）であｆｉ ＡＩ、Ｕ（至）やＢＴＧＩＩ）で生成され
るフラグを置数する。第２図はマイクロ命令の７オーマ
ットであシ、フィールドＦはＡＬＵ（至）またはＢ Ｔ
（４Ｇに対して動作を指定し、フィールドＤはＡＬＵ
（７）で演算された結果を取込みＷ１’Ｌ（２Ｇ内の１
つのレジスタを指定する。フィールドＢ、及びＡは各々
ＷＲ四のレジスタの１つを指定し、その内容をＢバス及
びＡバスへ送出させる。フィールドＣＦはビットテスト
を行う場合の指定ビットを示し、５ビツトでビットＯ〜
ピット３１までを示す。他のフィールドは分岐アドレス
、メモリ制御等で使用される。
第３図はＢ Ｔ （４Ｇの内部の詳細を示し、（４１）
〜（ハ）のデータセレクタ（ＭＵＸ）から構成されＭパ
スのビット４１〜４５で指定されるＢパスの１ビツトを
選択する。
〜（ハ）のデータセレクタ（ＭＵＸ）から構成されＭパ
スのビット４１〜４５で指定されるＢパスの１ビツトを
選択する。
次に第１図の動作について説明する。まずＢｏｓＯ〔か
らビットテストのマイクロ命令が読出されると、そのフ
ィールドＦでＢ Ｔ ＠０が起動される。またフィール
ドＢによ、！ｌ） ｗｕ（４の１つのレジスタが指定さ
れ、その内容がＢバスへ送出される。フィールドＣＦは
Ｍパスのビット４１〜４５を介してＢＴ（４Ｇに対し、
データセレクタ（第３図）のセレクト条件として与えら
れる。Ｂ Ｔ （４１はＢバスのデータの１ビツトをＭ
バスのＭ４１〜Ｍ４５に従って選択しフラグとしてＦＬ
Ｒ５（ｅへ送出する。このビットテスト命令ではマイク
ロ命令のフィールドＤ１フィールドＡは意味がない。こ
れらのフィールドはＡＬＵ（至）の動作時に必要となる
。次にビットテスト命令に続く条件分岐命令によりＦＬ
Ｒの内容をチェックし所定の番地へ分岐する。条件分岐
命令については詳述しないが以上のようにビット命◆と
条件分岐命令を実行することによシビットテストの処理
を終える。
らビットテストのマイクロ命令が読出されると、そのフ
ィールドＦでＢ Ｔ ＠０が起動される。またフィール
ドＢによ、！ｌ） ｗｕ（４の１つのレジスタが指定さ
れ、その内容がＢバスへ送出される。フィールドＣＦは
Ｍパスのビット４１〜４５を介してＢＴ（４Ｇに対し、
データセレクタ（第３図）のセレクト条件として与えら
れる。Ｂ Ｔ （４１はＢバスのデータの１ビツトをＭ
バスのＭ４１〜Ｍ４５に従って選択しフラグとしてＦＬ
Ｒ５（ｅへ送出する。このビットテスト命令ではマイク
ロ命令のフィールドＤ１フィールドＡは意味がない。こ
れらのフィールドはＡＬＵ（至）の動作時に必要となる
。次にビットテスト命令に続く条件分岐命令によりＦＬ
Ｒの内容をチェックし所定の番地へ分岐する。条件分岐
命令については詳述しないが以上のようにビット命◆と
条件分岐命令を実行することによシビットテストの処理
を終える。
以上の様に、従来はビットテストにビットテスト回路を
使用していた。ところがこのビットテスト回路は他の命
令では利用価値がなく、ハードウェアの使用効率が必ず
しも高くはない欠点があった。
使用していた。ところがこのビットテスト回路は他の命
令では利用価値がなく、ハードウェアの使用効率が必ず
しも高くはない欠点があった。
本発明は上記欠点を改良し、ハードウェアの使用効率を
高め、ハードウェア量を削減することを目的とする。
高め、ハードウェア量を削減することを目的とする。
本発明においては、ビットテスト専用回路を設けずに他
の回路、例えば一般のシフト命令処理用のバレルシフタ
を利用してビットテストを行わせるようにし、ハードウ
ェア量削減の目的を達成したものである。
の回路、例えば一般のシフト命令処理用のバレルシフタ
を利用してビットテストを行わせるようにし、ハードウ
ェア量削減の目的を達成したものである。
第４図は本発明の一実施例を示すブロック図である。こ
の図において、第１図と同じ構成要素には同じ番号が付
けである。第４図におけるＭバスはその一部がＡバスと
接続されておシ（バス切換回路は図示を省略しである）
、賛だＢＴ顛が削除され代シにバレルシフタＢＳ−が接
続されている点が第１図とは異なる。Ｂ Ｓ ＩＯ）は
１クロツクの間にＡバスの５ビツトで指定される１〜３
１ビツトの左右シフトをＢバスデータに対して施す。Ｂ
Ｓ ＩＱ）は一般のシフト命令処理の他に後述するよ
うにビットテスト処理でも使用される。またＢ Ｓ （
６０）はシフト結果のデータの正負を判別するフラグ（
シフト結果のビット０がＯなら正、１なら負）を送出す
る機能をもっている。
の図において、第１図と同じ構成要素には同じ番号が付
けである。第４図におけるＭバスはその一部がＡバスと
接続されておシ（バス切換回路は図示を省略しである）
、賛だＢＴ顛が削除され代シにバレルシフタＢＳ−が接
続されている点が第１図とは異なる。Ｂ Ｓ ＩＯ）は
１クロツクの間にＡバスの５ビツトで指定される１〜３
１ビツトの左右シフトをＢバスデータに対して施す。Ｂ
Ｓ ＩＱ）は一般のシフト命令処理の他に後述するよ
うにビットテスト処理でも使用される。またＢ Ｓ （
６０）はシフト結果のデータの正負を判別するフラグ（
シフト結果のビット０がＯなら正、１なら負）を送出す
る機能をもっている。
次に第４図の動作を説明する。ＲＯＳメモリａ〔から読
出されたビットテスト命令のフィールドＣＦのビット４
１〜４５がＡバス経由でＢＳ−にシフト数として与えら
れる。このときマイクロ命令のフィールドＦでは左論理
シフトの指定を行いフィールドＢではテストしたいデー
タが格納されているＷＲ（イ）のレジスタを指定する。
出されたビットテスト命令のフィールドＣＦのビット４
１〜４５がＡバス経由でＢＳ−にシフト数として与えら
れる。このときマイクロ命令のフィールドＦでは左論理
シフトの指定を行いフィールドＢではテストしたいデー
タが格納されているＷＲ（イ）のレジスタを指定する。
またフィールドＤはデスティネーション禁止の指定を行
う。ＷＲ（イ）から読出されたデータはＢバス経由でＢ
ＳＩ（Ｉに入力し、Ａバスから与えられるシフト数分圧
へ論理シフトされる。テストしたいビットはシフト結果
のビットＯに移っているので、このときのフラグからテ
ストビットの１，０の判別が可能となる。次に、従来技
術の動作と同様にフラグを条件とする条件分岐命令を実
行することによシピットテストを処理できる。Ｂ Ｓ
ｆＡは一般のシフト命令の処理でも使用される。このと
きのシフト数は図示されていないが、ユーザ命令で指定
される第２オペランドの内容、若しくはＷＲ（２１の内
容や、マイクロ命令のフイ−ルドＣＦなどの値であシ、
シフトされるデータは図示されていないユーザ命令の第
１オペランドかＷＲ（イ）の内容となる。
う。ＷＲ（イ）から読出されたデータはＢバス経由でＢ
ＳＩ（Ｉに入力し、Ａバスから与えられるシフト数分圧
へ論理シフトされる。テストしたいビットはシフト結果
のビットＯに移っているので、このときのフラグからテ
ストビットの１，０の判別が可能となる。次に、従来技
術の動作と同様にフラグを条件とする条件分岐命令を実
行することによシピットテストを処理できる。Ｂ Ｓ
ｆＡは一般のシフト命令の処理でも使用される。このと
きのシフト数は図示されていないが、ユーザ命令で指定
される第２オペランドの内容、若しくはＷＲ（２１の内
容や、マイクロ命令のフイ−ルドＣＦなどの値であシ、
シフトされるデータは図示されていないユーザ命令の第
１オペランドかＷＲ（イ）の内容となる。
以上はシフト結果の正負を示すフラグによる判定であっ
たが、最後にシフトアウトされたビットをフラグとする
判定も可能である。この場合はシフト方向は左右どちら
でも良いが左シフトの場合のシフト数は（指定ビット＋
１）、右シフトの場合のシフト数は（３２−指定ビット
）となる。
たが、最後にシフトアウトされたビットをフラグとする
判定も可能である。この場合はシフト方向は左右どちら
でも良いが左シフトの場合のシフト数は（指定ビット＋
１）、右シフトの場合のシフト数は（３２−指定ビット
）となる。
本発明は以上のようになるものであって、シフト命令処
理用のシフト機能を用いてビットテストを実行させるこ
とによシ、従来必要であったビットテスト専用回路が不
要となυハードウェア量を削減することができる効果が
ある。
理用のシフト機能を用いてビットテストを実行させるこ
とによシ、従来必要であったビットテスト専用回路が不
要となυハードウェア量を削減することができる効果が
ある。
第１図は従来のビットテスト機能をもつ演算制御回路図
、第２図は第１図で用いられるマイクロ命令フォーマッ
ト図、第３図はビットテスト回路の内部の詳細図、第４
図は本発明の一実施例を示す回路図である。 １０：メモリ、２ｏ：レジスタ、６ｏニジフタ。 代理人 弁理士 井 上 −男
、第２図は第１図で用いられるマイクロ命令フォーマッ
ト図、第３図はビットテスト回路の内部の詳細図、第４
図は本発明の一実施例を示す回路図である。 １０：メモリ、２ｏ：レジスタ、６ｏニジフタ。 代理人 弁理士 井 上 −男
Claims (1)
- マイクロプログラムを記憶した制御メモリと、データを
一時格納するレジスタと、前記制御メモリから読み出さ
れるマイクロ命令中の特定フィールドをシフト数とし、
前記レジスタの内容をシフトするシックとを具備し、咳
シフタはシフト結果の正・負を示すフラグもしくは最後
にシフトアウトされたビット１．０を示すフラグを送出
する手段をもち、シフトマイクロ命令と条件分岐マイク
ロ命令を実行し前記フラグを判別してビットテスト機能
をはたすことを特徴とする演算制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20084583A JPS6093553A (ja) | 1983-10-28 | 1983-10-28 | 演算制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20084583A JPS6093553A (ja) | 1983-10-28 | 1983-10-28 | 演算制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6093553A true JPS6093553A (ja) | 1985-05-25 |
Family
ID=16431167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20084583A Pending JPS6093553A (ja) | 1983-10-28 | 1983-10-28 | 演算制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093553A (ja) |
-
1983
- 1983-10-28 JP JP20084583A patent/JPS6093553A/ja active Pending
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