JPH01156824A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 この発明は、データ処理技術さらにはプログラム制御方
式のシステムにおける命令体系に適用して特に有効な技
術に関し、例えばビットフィールドと呼ばれるデータの
取り扱いに関する命令を有するマイクロプロセッサに利
用して有効な技術に関する。

〔従来の技術〕

従来、マイクロプロセッサには、加算、減算、乗算、除
算、比較などの算術演算命令の他、論理積（ＡＮＤ）％
論理和（ＯＲ）、排他的論理和（ＸＯＲ）など種々の論
理演算命令が備えられている。例えば（株）日立製作所
、１９８２年９月発行、　「日立マイクロコンビ、−タ
、ＳＥＭＩＣＯＮ−ＤＵＣＴＥＲＤＡ’Ｉ’Ａ　　Ｂｏ
ｏＫ、８／１６ビツトマイクロコンビ、−タＪ　ｐ９１
４〜Ｉ）９１９．ｐ９４５〜ｐ９５２等に記載されてい
る。

〔発明が解決しようとする問題点〕

従来のマイクロプロセッサにおける命令体系では、演算
の種類は命令（オペレーションコード）で指定するよう
にされていた。つまり、谷演算ごとに命令が用意されて
おシ、演算の種類はプログラム上において固定されてし
まい、データのように変更することはできなかった。従
って、プログラムが几ＯＭ（リード・オンリ・メモリ）
ＦＰ３に格納された場合、演算を変更することは不可能
であった０ 例えば、＝ンピュータ・グラフィックのような分野にお
いては、ビットフィールド内のデータに対し論理演算を
施して、いわゆる塗りつぶしやすかしなどの描画処理を
行なわせる場合、画面を見ながら演算の種類をダイナミ
ックに決定することができればプログラムの開発が容易
となる。

しかるに、演算の種類によって命令が決っている従来の
マイクロプロセッサでは、演算処理の内容を変えるには
プログラムの中の演算命令を書き換えなくてはならず、
プログラムに柔軟性がないという不都合があった。

また、ある命令の実行によって得られた結果に基づいて
次の命令又は演算の種類を決定するためには、プログラ
ム上、次に実行する可能性のある命令又は演算を羅列し
ておかなけれはならない。

すなわち、上記ある命令の実行によりて得られた結果に
基づいて上記羅列された命令等の１つを選択する様なプ
ログラムを作成しなけれはならない。

従ってプログラムの柔軟性がないだけでなく、命令を選
択する等の処ｊｌ！！を必要とするから、一連の命令を
実行する際の高速動作が制限されてしまう。

この発明の目的は、マイクルコンピュータ・システムに
おけるプログ２ムに柔軟性を持たせ、例えばグラフィッ
ク処理用のプログラムの開発が容易に行なえるような演
算命令に関する命令形式を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔問題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおシである。

すなわち、演算の種類をオペランドの一つとして与える
、つまり演算（広義）という共通のオペレージ冒ンコー
ドの入ったオペレージ冒ン指定部の外又は中に、演算の
糖類を指定するオペランド情報を付加した命令によって
所望の演算を実行させるようにするものである。

〔作用〕

上記した手段によれば、ある命令の実行結果に基づいて
、演算の種類を指定するオペランドの内容を設定してお
き、次の命令で上記オペランドの内容に従って演算でき
るから、プログラムの中で演算の種類をダイナミックに
変えることができる。

従ってプログラムに柔軟性を持たせ、・例えばグラフィ
ック処理用のプログラムの開発が容易に行なえるように
するという上記目的を達成することができる。

以下、本発明を一例として、ビットフィールドと呼ばれ
るメモリ内の任意のビットから任意のビットまでのデー
タの取り扱いに関する命令（以下ビットフィールド命令
と称する）に適用した場合の一実施例を説明する。

〔実施例〕

ビットフィールド命令は、第１図及び第２図に示すよう
にベースアドレスＢＡとこのベースアドレスからのオフ
セットＯｆｆおよびフィールド長さ（ビット数）を示す
フィールド幅ＷＤの３つの値をオペランドとして与える
ことによりメモリ内の所望のフィールドを指定し、その
フィールドのデータに対してアンド（ＡＮＤ）やオア（
ＯｋＬ）などの論理演算処理を行なうものである。なお
、このようなビットフィールド命令は、例えばモトロー
ラ社製Ｍ０６８０２０のようなマイクロプロセッサで既
に用意されている。このビットフィールド命令は、オペ
レージ冒ンコードの後のオペランドによってベースアド
レスＢＡやオフセットｏｆｆおよびフィールド幅ＷＤが
与えられていた。

この実施例では演算の穐類もオペランドで指定するもの
である。オペランドによる演算の指定の具体的な方法と
して、例えば第９図（５）の実施例では、レジスタ番号
を有するレジスタ直後アドレッシング方式を用いた。す
なわち、予め所定のレジスタＲ８内に演算の種類を示す
コードを入れておき、オペランドにはそのコードの入っ
たレジスタ番号とアドレッシングモードを入れておくも
のである。第９図但）の実施例では、オペレージ冒ンコ
ード内に、レジスタｋＬ５の内容に基づいて演算の種類
を定める旨の情報が付加されている。第９図、（５）又
は、第９図（ロ）に示す命令を実行する場合には、演算
の種類を示すコードは、予めＭＯＶＥ命令等によりメモ
リ内からデータとして読み出して所定のレジスタＲ５に
入れておく。

また、同４１にペースアドレスＢＡ、オ７セ、トＱｆｆ
及びフィールド幅ＷＤもそれぞれ所定のレジスタ内に入
っている値を使って命令を実行するようにされている。

第９図（５）又は第９図（Ｂ）に示す命令は、例えば、
ビットフィールド命令でアク、するビットフィールド（
ソース側）のデータと他のビットフィールド（テスティ
ネーシ冒ン側）のデータとの論理をとってそれをデステ
ィネーシ曹ン側のビットフィールドへ入れるというビッ
トフィールド間演算命令である。この命令を実行するた
めには、ソース側のビットフィールドを特定するペース
アドレスＲＡＳ、オフセットＱｆｆｓ及びフィールド幅
ＷＤｓｉそれぞれ入れるレジスタと、デスティネーシ璽
ン側ピットフィールドを特定するベースアドレスＢＡｄ
、オフセットＱｆｆｄ及びフィールド幅ＷＤｄｌそれぞ
れ入れるレジスタと、演算の種類を特定するコードを入
れるレジスタとが必要である。ただし、上記のような２
つのビットフィールドの論理をとる命令ではフィールド
幅ＷＤは必然的に同一であるので、レジスタは共用させ
ることができる。

第１表には、上記ビットフィールド間演算命令において
便用されるレジスタとその中に格納されるデータとの関
係の一例が示されている。

同図における符号ＢＡはベースアドレス、Ｑｆｆはオフ
セットを示す。

また、第２表には、上記レジスタＲ５によって指定され
る演算の種類の一覧表が示されている。

第２表 同表において、’ｌ’ｒｕｅで示される演算はデステイ
ネーシ四ン側ビットフィールドの全ビットを′″１″に
する操作を、Ｆａｌｓｅで示される演算はデスティネー
シ璽ン側ビットフィールドの全ビットを０′″にする操
作を意味する。また、Ｎ０ｌ−１）ｅｓｔで示される演
算はデスティネーシ嘗ン側ビットフィールド内の全ビッ
トのデータを反転して元のビットフィールドに入れる操
作を、Ｄｅｓｔで示される演算はデスティネーション側
ビットフィールド内のデータをその１ま元のビットフィ
ールドに戻す操作を、ＮＯｌで示される演算はソース側
ビットフィールド内の全ビットのデータを反転してデス
ティネーシ冒ン側ビットフィールドに入れる操作を、そ
して、５ｒｃで示される演算はソース側ビットフィール
ド内のデータをデスティネーシ璽ン側ビットフィールド
に入れる操作を意味する。

さらに、ＡＮＤで示される演算は、ソース側とデスティ
ネーシ璽ン側のビットフィールド内のデータの論理積を
とってデスティネーシ璽ン側のビットフィールドに入れ
る操作を、Ｑｒで示される演算は、ソース側とデスティ
ネーシ１ン側のビットフィールド内のデータの論理和を
とりてデスティネーシ冒ン側のビットフィールドに入れ
る操作を、Ｘｏｒで示される演算は、ソース側とデステ
ィネーシ璽ン側のビットフィールド内のデータの排他的
論理和をとってテスティ不−シ璽ン側のビットフィール
ドに入れる操作を、Ｎｏ　ｔＡｎｄで示される演算は、
テスティネーシ璽ン側のビットフィールド内のデータの
反転値とソース側と、トフィールド内データとの論理積
をとってデスティネーシ■ン側のビットフィールドに入
れる操作を、ｐＪｏ　ｔＱｒで示される演算は、テステ
ィネーシ。

ン側のビットフィールド内のデータの反転値とソース側
ビットフィールド内データとの論理和をとってデスティ
ネーシ璽ン側のビットフィールドに入れる操作を、Ａｎ
ｄＮｏｔで示される演算は、デスティネーシ冒ン側のビ
ットフィールド内のデータとソース側ビットフィールド
内データの反転値との論理積をとってデスティネーシ曹
ン側のビットフィールドに入れる操作ｉ、ＱｒＮｏｔで
示される演算線、デスティネーシ嘗ン側のビットフィー
ルド内のデータとソース側・ビットフィールド内データ
の反転値との論理和をとってデスティネーシ璽ン側のビ
ットフィールドに入れる操作を、ＮｏｔＡｎｄＮｏｔで
示される演算は、デスティネーション側のビットフィー
ルド内のデータの反転値とソース側ビットフィールド内
のデータ反転値との論理積をとりてデスティネーシ璽ン
側のビットフィールドに入れる操作を、ＮｏｔＯｒＮｏ
ｔで示される演算は、デスティネーシ曹ン側のビットフ
ィールド内のデータの反転値とソース側ピットフィール
ド内データの反転値との論理和をとってデスティネーシ
璽ン側のビットフィールドに入れる操作を、Ｎ０１ＸＯ
ｆで示される演算は、デスティネーシ冒ン側のビットフ
ィールド内のデータの反転値とソース側ビットフィール
ド内データとの排他的論理和をとってデスティネーシ冒
ン側のビットフィールドに入れる操作をそれぞれ意味す
る。

上記各種演算は例えばレジスタＲ５の下位４ビツトによ
って識別させることができる。

上記のようなビットフィールド間演算命令を使用すると
、演算の種゛類がオペランドの一つとして与えられるた
め、メモリ内のデータを変更するかメモリからロードす
るデータを変えるだけでプログラム実行中に演算の種類
をダイナミックに変更することができる。ただし、この
実施例のビットフィールド間演算命令を実行する前に、
予めオペランドとして与えられるベースアドレスやオフ
セットおよび演算の種類を示すコードを所定のレジスタ
（Ｒ０〜Ｒｓ）に入れておいてやる必要がある。

第３表に、上記ビットフィールド間演算命令（ＢＶＭＡ
Ｐと略す）を使用したグラフィック表示用のプログラム
の一例が示されている。

第３表 ＬＯＯＰ　　　ＭＯＶＥ　　（ＲＩＯ）＋、ＲＯＭ０Ｖ
Ｅ　　（Ｒ１１）＋、Ｒ１１ Ｍ０ＶＥ　　（Ｒ１２）＋、Ｒ２ ＭＯＶＥ　　（Ｒ１３）＋、Ｒ３ ＭＯＶＥ　　（Ｒ１４）＋、Ｒ４ ＭＯＶＥ　　（Ｒ１５）十、Ｉ（５ Ｂ、ＶＭＡＰ ＳＵＢ　　ＬＩＮＥ、−１ ＢＮＥ　　　ＬＯＯＰ 上記プログラムは、ラインごとにポストインクリメント
よってレジスタＲＯ〜Ｒ５の内容を変えなからＨＶＭＡ
Ｐで示されるビットフィールド間演算命令を繰返し実行
することを処理の内容としている。　例えばＭＯＶＥ（
Ｒ１Ｏ）＋、ＲＯは、レジスタＲＯの内容を更新してレ
ジスタＲＯに格納する命令である。また８０Ｂ　ＬＩＮ
Ｅ、−１は、総ライン数から１を引く命令である。

従りて、上記プログラムにおいてレジスタＲ５に格納さ
れる演算種類を例えば−回ごとに変えながら繰返し実行
してやれば、表示画面上において一行ごとに演算内容の
異なるビットフィールド処理を行なった結果が画像とし
て表示されるようになる。

上記プログラムでは、ラインごとにレジスタ几５の内容
を変えることにより演算の種類を変更しているが、本発
明はこの実施例に限足されるものではない。例えば上記
プログラムの前に実行されるプログラムによって得られ
た結果をレジスタＲ５に格納しておき、レジスタＲ５の
内容を更新せずに上記プログラム実行中行することもで
きる。これにより、プログラム実行中に演算のａＩ類を
ダイナミックに変更することができる。

第７図にはビットフィールド間演算命令ＢＶＭＡＰのフ
ローチャートが示されている。ステップＳ１において、
レジスタＲＯ、Ｒ１及びＲ２の内容を用いてソース側ビ
ットフィールドがフェッチされる。ステップＳ２におい
てレジスタＲ２，Ｒ３及びＲ４の内容を用いてデスティ
ネーシ璽ン側ビットフィールドがフェッチされる。ステ
ップＳ３において、レジスタ凡５の内容を用いて演算が
実行される。ステップＳ４において終了条件を判定し、
終了条件が一致すれば命令を終了し、不一致ならば上記
ステップ１に戻る。１度に７エツチできるデータのピッ
ト数はマイクロプロセッサのデータバス長によって定ま
る。従って、ビットフィールドの全てｔ−７エツチし、
これに基づいて演算を行うためには上記ステップ８１〜
Ｓ３を複数回繰シ返すことが必要な場合がある。

なお、上記実施例では、ビットフィールド命令として２
つのビットフィールドのデータ同士の操作に°関する命
令を例に挙げて説明したが、グラフィック処理に適した
ビットフィールド命令としては、その他に例えばベース
アドレスとオフセット及びフィールド幅で指ボされたビ
ットフィールドに対して任意のレジスタのビットパター
ンヲ繰返し格納させるような命令が考えられる。この命
令を使用すると画面上の任意の領域を任意のパターン（
模様を構成する基本図形）で埋めて行くような一釉のｍ
Ｄつぶし処理が容易に行なえるようになる。

・　第３図には、上記実施例のビットフィールド命令を
有する命令体系によって動作するマイクロプロセッサの
ハードウェア構成の一例が示されている。

この実施例のマイクロプロセッサは、マイク四プログラ
ム制御方式の制御部を備えている。すなわち、マイクロ
プロセッサを構成するＬＳＩチップ１内には、マイクロ
プログラムが格納されたマイクロＲＯＭ（リード・オン
リ・メモリ）２が設けられている。マイクロＲＯＭ２は
、マイクロアドレス発生回路５によってアクセスされ、
マイクロプログラムを構成するマイクロ命令を順次出力
する。

マイクロアドレス発生回路５は、命令レジスタ３にフェ
ッチされたマイクロ命令のコードを、命令デコーダ４で
デコードした信号が供給される。

マイクロアドレス発生回路５はこの信号に基づいて対応
するマイクロアドレスを形成し、マイクロＲＯＭ２に供
給する。これによって、そのマイクロ命令を実行する一
連のマイクロ命令群の最初の命令が読み出される。この
マイクロ命令コードによって、各種レジスタやデータバ
ッファ、演算論理ユニット等からなる実行ユニット６等
に対する制御信号が形成される。この実行ユニット６内
に上記実施例で使用された汎用レジスタＲＯ〜Ｒ１５が
含まれている。

マクロ命令に対応する一連のマイクロ命令群のうち２番
目以降のマイクロ命令の読出しは、直前に読み出された
マイクロ命令のネクストアドレスフィールドのコードが
マイクロＲＯＭ２に供給されることより、直前のマイク
ロ命令内のネクストアドレスとマイクロアドレス発生回
路５からのアドレスとに基づいて行われる。このように
して、一連のマイクロ命令が読み出されて形成された制
御信号によって実行ユニット６が制御され、マクロ命令
が実行される。

この実施例では、特に制限されないが、バッファ記憶方
式が採用されており、マイクロプロセッサＬＳＩ内にキ
ャッシュメモリ７が設けられ、外部メモリ８内でのデー
タのうちアクセス頻度の高いプログラムデータがキャッ
シュメモリ７内に登録される。これによって、プログラ
ムの取込みが高速化される。

なお、上記実施例では、−例としてグラフィック処理に
通したビットフィールド命令に適用したものについて説
明したが、それ以外の演算命令に適用することができる
。

また、上記実施例では、オペランドで指定する演算のａ
！類がアンド（ＡＮ　Ｄ　）やオア（ＯＲ）などの論理
演算に限定されているが、其術演舅を行なう命令につい
ても同様にオペレーションコードを同一にし、かつ演算
のａ［ｇ１４をオペランドで指定するようにしてもよい
。

第４図は、第３図に示す実行ユニット６の内部ブロック
図を示している。

第４図の実行ユニットにおいて、回路符号ＣＢＳで示さ
れているのは、オフセット値やフィールド幅等の拡張デ
ータｔ２ツテする友めのレジスタ、ＤＵｆＬはメモリヘ
スドアするデータを２ツテするためのデータ・アウトプ
ット・レジスタ、ＤＩＲはメモリから読み出されたデー
タを２ツチするデータ・インプット・レジスタ、ＡＬＮ
は入出力されるデータを整列させるアライナで、このア
ライナＡＬＮはデータＩ１０インタフェース（図示省略
）を介して外部のデータバスに接続される。

また、回路符号Ｂ８Ｆで示されるのは、３２ビツトずつ
同時に入力された６４ビツトデータから任意の３２ビツ
トを抽出するためのバレルシ７りで、このバレルシフタ
ＢＳＦは、０のような定数を直接入力できるように構成
されている。ＢＣＮＴはバレルシフタＢＳＦに対して抽
出する位置を指定するバレルシフタ・カウンタ、Ｂ８Ｆ
ＯＨバレルシフタＢＳＦの出力をラッチするレジスタで
ある。また、ＦＢはデータを入力させることにょシ上位
２７ビツトをマスクして出方する等の働きをするファン
クシ冒ン・プロッ／、ＦＢＯａ７アンクシ璽ン・ブロッ
クＦＢの出力をラッチするレジスタである。

さらに、回路符号ＡＵで示されるのは実効アドレスを計
算するためのアドレス演算ユニットで、このアドレス演
算ユニツ）ＡＵは、０のような定数を直接入力できるよ
うに構成されている。ＡＵＯはこのアドレス演算ユニツ
）ＡＵの出力をラッチするレジスタ、８Ｆ’Ｔはアドレ
ス演算ユニットＡＵで演算される前のデータのシフトを
行なうシフタ、ＡＯＴは演算結果の入っている上記レジ
スタＡＵＯＯ値を後述のテンポ２リレジスタＤＴＥＯ〜
ＤＴＥ３へ移す際に一時的に保持するラッチ回路、ＡＵ
Ｒは同じくレジスタＡＵＯのアドレス値を外部へ出力す
る際に一時的に保持するアドレス・アウトプット・レジ
スタで、このレジスタＡＯ′ｋＬはアドレスＩ１０イン
タフェース（図示省略）を介して外部のアドレスバスに
接続される。

一方、回路符号ＡＬＵで示されているのは、加算、減算
等基本的な算術演算や論理演算を行なう演算論理ユニッ
）、ＡＬｔＪＯは演算論理ユニットＡＬＵでの演算結果
を２ツテするレジスタ、また、ＤＴＥＯ〜ＤＴＥ３で示
されるのは、テンポラリ値を２ツチする外部から見えな
い（ユーザーに開放されていない）レジスタ群、Ｒ，、
Ｒ１，・・・・・・Ｒ１，はユーザに開放されている汎
用レジスタ群であり、上記各種レジスタやラッチ回路、
演算器等は、４ｆｉ％ＯパｘＥＣＢ　、ＨＡ、ＢＢ、Ｂ
Ｃｆ介して相互に接続され、マイクロＲＯＭからなる制
御部より供給される制御イサ号によって、シーケンシャ
ルに動作され、対応するマクロ命令が実行される。

本発明によれば上記演算論理ユニットＡＬＵ等は汎用レ
ジスタの内容、例えはレジスタ比５の内容によりて制御
可能とされる。

第５図は、第４図に示す演算論理ユニッ）ＡＬＵ等及び
これらを制御するためのレジスタＲ５との関係を示して
いる。

汎用レジスタ比５の内容は、特に限定されないが一担他
のレジスタＩＮＰＲにストアされ、このレジスタＩＮＰ
Ｒから制御信号１１〜１５が出力される。レジスタＩ　
Ｎ　Ｆ几は第４図において省略されているが、上記テン
ポラリレジスタｉ）　’１’　Ｅ　Ｏ等と同種のレジス
タとされ、実行ユニット内に設けられる。制御信号工１
は、ＢＢババス上データ又はオールゼロ（０）のデータ
の一方を選択するための信号である。制御信号工２は、
インバータ回路ＩＮＶの動作を制御する信号であシ、入
力信号を反転して出力するか、反転せずに出力するかの
選択をする信号である。制御信号工３は演算崗理ユニッ
）ＡＬＵの演算機能の選択をする信号である。

演算論理：”−＝ｙ　トＡＬＵは、！ｌｉ＆（ＡＮＤ）
、論理和（０几）又は排他的論理和（ｘｏｎ）等の演算
機ＭＱを有しておシ、いずれかの機能が制御信号Ｉ３に
よって選択されることになる。制御信号１５はレジスタ
ＡＬＵＯに２ツチされたデータをＢＣ，＜スに送出する
か又は演１ｍ埋二二、）ＡＬＵの入力側に帰還するかの
選択を行う信号である。

制御信号工４は、上記入力側に帰還されたデータ又はオ
ールセロ（０）の−万を選択する穴めの信号である。制
御信号１１によって選択されたデータはインバータ回路
ＩＮＶを介して演算論理ユニットＡＬＵの一方の入力デ
ータとされ、制御信号■４によって選択されたデータは
演算−塩ユニットＡＬＵの他方の入力データとされる。

この演算＊理ユニツ）ＡＬＵの動作は２段階に分けられ
る。例第　　　４　　　表 第　　　５　　　表 えば、前記第２表に記載した各演算を行う場合において
、第１段階の動作状態が第６図（５）に示され、第２段
階の動作状態が第６図郵）に示されている。

上記第４表は、上記第６図（５）に示す動作状態をさら
に詳細に説明するための表であり、第５表は上記第６図
の）に示す動作状態をさらに詳癲に説明するための表で
ある。例えば第２表に示す第１番目の演算ｌ→ｄｅｓｔ
を実行する場合には、まず、第６図（５）において、第
４表の第１番目に記載された制御が行なわれる。すなわ
ち、制御信号１１によってオールゼロ（０）が選択され
、これがインバータ回路ＩＮＤで反転されずに演Ｘａ理
ユニツ）ＡＬＵの一方の入力データとされる。また演算
論理ユニツ）ＡＬＵの他方の入力データはオールゼロ（
０）とされる。この演算論理ユニッ）ＡＬＵの演算機能
は、制御信号工３によって論理和（０凡）とされるから
、その演算結果はオールゼロ（０）とされる。次に第６
図（ロ）において、第５表の第１査目に記載された制御
が行なわれる。すなわち制御信号、Ｉ　１によってオー
ルゼロ（０）が選択され、これがインバータ回路ＩＮＶ
で反転され、オールワン・（１）にされて演算論理ユニ
、）ＡＬＵの一方の入力データとされる。また演算論理
ユニツ）ＡＬＵの他方の入力データは上記演算結果（オ
ールゼロ）とされる。演算論理ユニツ）ＡＬＵの演算機
能は、制御（＊−１’＋Ｉ３によって論理和（ＯＲ）と
されるから、その演算結果はオールワン（１）とされる
。このデータをデスティネーシ曹ン側ビットフィールド
にストアすることによって、上記演算１→ａｅｓｔの兼
行が終了する。

また、第１０番目の演算ｄｅｓｔ、　ＡＮＤ、ｓ　ｒ　
ｃ−＋ａｅｓｔを実行する場合には、まず、第６図（５
）において、第４表の第１０番目に記載された制御が行
なわれる。すなわち、制御信号工１によって、ＢＢ上の
データ（この場合ソース側ビットフィールドの値）ｓｒ
ｃが選択され、これがインバータ回路ＩＮＤで反転され
ずに演算論理ユニ、　）ＡＬＵの一方の入力データとさ
れる。また演其陶埋ユニットＡＬＵの他方の入力データ
はオールゼロ（０）とされる。

この演算論理二ニツ）ＡＬＵの演算機能は、制御信号工
３によって論理和（０几）とされるから、その演算結果
はソース側ビットフィールドの値（ｓｒｃ）とされる。

次に第６図（Ｂ）において、第５表の第１０番目に記載
された制御が行なわれる。

すなわち制御信号工１によりてＢＢＢＵＳ上のデータ（
この場合デスティネーシ四ン側ビットフィールドの値）
ｄｅｓｔが選択され、これがインバータ回路ＩＮＶで反
転され（ｄｅｓｔ）演算＠理ユニットＡＬＵの一方の入
力データとされる。また演算論理ユニッ）ＡＬＵの他方
の入力データは上記演算結果（ｓｒｃ）とされる。演算
論理ユニ、トＡＬＵの演算機能は、制御信号■３によっ
て論理積（ＡＮＤ）とされるから、その演算結果はｄｅ
ａｔ、ＡＮＤ、ａｒｃ　　とされる。コノデータヲデス
ティネーシ冒ン側ビットフィールドにストアするコトに
よって、上記演算ｄｅｓｔ、ＡＮＤ、ｓｒｃ→ａｅｓｔ
の実行が終了する。

上記実施例では、レジスタ几５の内容によって、演算論
理ユニツ）ＡＬＵ等が直接制御されているが、本発明の
適用に際して上記実施例に限定されるものではない。す
なわち汎用レジスタＲ５の内容によって演Ｘ論理ユニｙ
）ＡＬＵ等が間接的に制御されるものでおってもよい。

例えば、レジスタＲ５の内容を第３図に示す命令デコー
ダ４等に供給することにより、マイクロ几ＯＭ２から上
記制御信号工１〜■５等を得ることもできる。ブた上記
実施例では、制御信号工１はＢＢババス上データを選択
するか否かの選択信号とされているが、とれに限定され
ない。例えば、ＢＢババス上データを供給するための供
給源等を、この制御信号工１で制御することもできる。

なお、ＢＢパス上への、ソース側ビットフィールドの値
ｓｒｃ又はデスティネーシ曹ン側ビットフィールドの値
ｄ　ｅ　ｓ　ｔの送出は、バレルシフタＢＳＦの出力ラ
ッチレジスタＢ８ＦＯからなされる。

第８図は、第７図に示すフローチャートにおけるステッ
プＳ１をさらに詳細に説明するための実行手順が示され
ている。ステップ８１は、ステップ８０１から８１２に
よって構成される。なお、第４図に示す汎用レジスタ群
几０〜Ｒ１，の中で、符号几ａ、几ｂｙ　Ｒ”　ｅ　Ｒ
Ｙが付記されているレジスタはそれぞれソース・ベース
アドレス、テスティネーシ璽ン・アドレス、オフセラト
イ直・アドレス及びビットフィールド幅を入れるために
使用されているレジスタであることを示している。こＲ
ａ　、Ｒｂ　、ＲＸ　、Ｒｙａｓ汎用レジスし几。〜Ｒ
Ｉｓの任意のレジスタ番号をそれぞれの使用目的のため
に指定して使用することができる。

第１のステップ８０１では、レジスタＲｘ内の値すなわ
ちオフセット値の入っている位置を示すアドレスがバス
ＢＡまたはＢＢを介して、また定数入力機能によって０
がアドレス演算ユニットＡＵにそれぞれ入力され、その
加算結果がレジスタＡＵＯに格納される〇 第２のステップ８０２では、ステップ８０１でレジスタ
ＡＵＯに格納されたアドレス値（オフセット値アドレス
）がレジスタＡＯＲ，へ転送されるとともに、Ｉ１０イ
ンタフェースに対して外部データバス上のデータをフェ
ッチするようにリクエスト指令が与えられる。これによ
って、レジスタＲｘ内のアドレス値がＩ１０インタフェ
ースを介して外部アドレスバス上に出力され、外部のメ
モリがアクセスされてその内容がデータバス上に出力さ
れる。そして、メモリから読み出されたデータすなわち
オフセット値ＱｆｆがＩ１０インタフェースによシフエ
ッチされる。

第３のステップ８０３では、１１０インタフエースよシ
出力される信号に基づいてフェッチしたデータが確定し
ているか確認される。これによって、データはデータ・
インプット・レジスタＤＩＲＫ取！０込まれる。これと
ともに、ステップ８０３では、レジスタＲａの値すなわ
ちソース・ペースアドレスＢＡＤがバスＢＡまたはＢＢ
を介して、また定数入力機能によりて０が、アドレス演
算ユニッ）Ａｌｌにそれぞれ入力され、その加算結果が
レジスタＡＵＯに格納される。

それから、第４のステップ８０４で、上記レジスタＡＵ
ＯＯ値（ソース・ペースアドレス）がレジスタＡＯＲへ
転送され、更にバスＢＣを介してテンポラリレジスタＤ
ＴＥＯに転送される。

なお、他の処理との関係でアドレス演算ユニツ）ＡＵの
演算結果がレジスタＡＵＯからＡＯＲへ転送されるとき
、自動的にレジスタＡＯＴにも転送されるようにされて
いる。ここでは、レジスタＡＯＴへの転送は特別の意味
も持っていない。これと並行して、アドレス演算ユニツ
）ＡＵには、定数入力機能によル０が入力されるととも
に、バスＢＢを介してデータ・インプット・レジスタＤ
ＩＲの内′４（オフセット値）が符号拡張されて入力さ
れ、演算結果がレジスタＡＵＯに格納される。

さらに、レジスタＲ７からファンクシ冒ンブロックＦＢ
に対して保持値すなわちビットフィールド幅ＷＢがバス
ＢＡを介して供給され、７アンクシ、ンブロックＦＢで
下位５ビツトを除く上位２７ビツトがマスクされ、結果
がレジスタＦＢＯに格納される。ビットフィールド幅の
下位５ビツトのみ抽出することは、数学的に表現すると
ビットフィールド幅を数「３２」で割った余まりを求め
ることと同義である。以下、このビットフィールド幅の
下位５ビツトを端数ＷＤ・と記す。ここで端数ＷＤ・を
求めるのは、後のステップ８０９でのバウンダリ渡りの
判定に使用するためである。

次に、ステップ８０６でレジスタ人ＵＯＯ値すなわちオ
フセット値ＯｆｆをバスＢＣを介してテンポラリレジス
タＤＴＥｌへ転送する。これととモニ、アドレス演算ユ
ニットＡＵに対してレジスタＡＵＯの値（オフセット値
）とテンポラリレジスタＤＴＥｏの値すなわちソース・
ペースアドレスＢＡＤをシフタＳ　Ｆ　’ｆ’で上位側
へ３ビツトシフトした値とが供給され、その加算結果が
レジスタＡＬＩＯに格納される。ソース・ペースアドレ
スＢＡＤを上位側へ３ビツトシフトするのは、メモリ空
間をバイト単位で区切って指示できるようにされたペー
スアドレスＢＡＤを、ビット単位でメモリ空間内での位
置を指示できるように拡張するためである。従って、こ
のときレジスタＡＵＯに入っているのは、求めるビット
フィールドのアドレス０番地からのビット数で表した距
離である。この距離をＬと記す。

第６のステップ８０６では、上記レジスタＡＵＯＯ値す
なわちペースアドレスを上位側へ３ビツトシフトした値
にオフセット値Ｑｆｆを加えたものを、レジスタＡＯＴ
に転送する。一方、アドレス演算ユニットＡＵには、バ
スＢＡを介してテンポラリレジスタＤＴＥＯからソース
・ペースアドレスＢＡＤが入力され、またバスＢＢを介
してテンポラリレジスタＤＴＥ１から転送されたオフセ
ット値ＯｆｆをシフタＳ　Ｆ　Ｔで下位側へ３ビツトシ
フトした値が入力されて加算され、その加算結果の下位
２ビツトをマスクした値がレジスタＡＬＩＯに格納され
る。これとともに、レジスタＦＢＯ内の値ＷＤ＊すなわ
ちビットフィールド幅の下位５ビツトがバスＢＣを介し
てテンポラリレジスタＤＴＥ３に転送される。

上記の場合、アドレス演算二ニア　）　Ａ　Ｕによって
、ペースアドレスに、オフセット値を下位側へ３ビツト
だけシフトした値を加算しているのは、対象となるビッ
トフィールドの先頭に最も近いバイト単位の実行アドレ
スを求めるためである。また、アドレス演算ユニ、トＡ
Ｕでの加算結果の下位２ビツトをマスクしているのは、
対象となるビットフィールド全体もしくはその先頭部分
を含む３２ビツトのワードのアドレスを得るためである
。

第７のステップ８０７では、上記のようにして得られ九
しジスタＡＤＯ内のワードアドレスがアドレス・アウト
プット・レジスタＡＯＲに転送されてＩ１０インタフェ
ースを介して外部へ出力されるとともに、工１０インタ
フェースに対しては外部データバス上のデータの７エツ
チｆｔ要求する指令がなされる。これによって、求める
ビットフィールドの先頭部分を含むワードのメモリから
の７エツチが開始される。これと並行して、レジスタＡ
ＵＯに保持されているアドレスがバスＢＣを介してテン
ポラリレジスタＤＴＥ２に転送される。

ｌｆｔ−１７７ンクシ璽ンブロツクｌ″Ｂには、ステッ
プＳ０５で得られたビットフィールドのアドレス０から
のビット位置を示す値りが、レジスタＡＯＴからバスＢ
Ａを介して供給され、その結果がレジスタＦＢＯに格納
される。これによって、ステップ８０６で得られた求め
るビットフィールドの先頭部分を含むワードアドレス（
オフセットが３１以下のときはペースアドレスと一致す
る）からのビットフィールドの先頭位置Ｑｆｆ中（これ
も一つのオフセット値でアシ、以下２次オフセットと称
する）がレジスタＦＢＯに保持されることになる。

続いて、ステップ８０８では、上記レジスタにＢＯ内の
値Ｑｆｆ＊（２次オフセット）がバスＢＣを介してテン
ポ２リレジスタＤ　’ｌ’　Ｅ　２に転送すれる。これ
とともに、演Ｊ！論理ユニットＡＬＵに対して、バスＢ
ＡおよびＢＢｔ−介して、テンポラリレジスタＤＴＥａ
内の値ＷＤ串（ビットフィールド幅の下位５ビツト）と
レジスタＦ　Ｂ　Ｏ内の値Ｑｆｆ中が供給されて加算さ
れ、その結果がレジスタＡＬＵＯＫ格納される。これと
ともに、レジスタＣＢＳに対し、制御部の側から定数１
３３」が設定される。「３３」なる数は１ワードのビッ
ト数「３２」に「１」を加えた数である。また、Ｉ１０
インタフェースからの信号に基づいてフェツチしたデー
タすなわち求めるとットフイールドの内容が確足してい
るか確認する。データが確認している場合、そのデータ
はデータ・インプットレジスタＤＩＲに取り込まれてい
ることになる。

次のステップ８０９でｈ、Ｉ１０インタフェースによシ
フエッチされた値がデータ・インプット・レジスタＤＩ
ＲからバスＢＣを介してテンポ２リレジスタＤＴＥ２に
転送される。これと並行して、演算論理ユニットＡＬＵ
ではレジスタＡＬＵＯの値（Ｏｆｆ拳＋ＷＤ＊）からレ
ジスタＣＢＳの値「３３」の減算が行なわれ、その結果
がレジスタＡＬ［ＪＯに格納される。ここで、この減算
結果が「正」ならばビットフィールドが２つのワードに
またがっていることを意味し、「負」ならば１ワード内
に納まっていることを意味する。

また、ステップ８０９では、次のステップにおいてバレ
ルシフタ１３８Ｆで行なわれるビットシフト処理のシフ
ト方向とシフト量の指示を行なう。

具体的にはバレルシ７り・カウンタＢ　ＣＮ　’ｉ’に
対して右方向シフトの指示が与えられるとともに、バス
ＢＡを介してレジスタＦ　Ｂ　Ｏ内（Ｄ　ｉ　Ｏｆ　ｆ
　傘が、シフト量としてバレルシ７り・カウンタＢＣＮ
Ｔに供給される。

そして、ステップ８１０において、バレルシ７りＢＳＦ
に対してテンポラリレジスタＤＴＥ２Ｏ値すなわちメモ
リから７エツチされたビットフィールドの内容がバスＢ
Ｂを介して供給されるとともに、足載人力機能によって
０が入力されてバレルシフト・カウンタＢＣＮＴの指示
に従ったシフトが実行され、その結果がレジスタ８８Ｆ
Ｏに格納される。これによって、３２ビツトのレジスタ
ＢＳＦＯ内には、第８図に示すように７エツチされ九ビ
ットフィールドの内容が左端に寄った状態つまシレジス
タの上位ビット側から順に詰まった状態で格納される。

これと並列して、　ステップ８１０では、次のステップ
においてバレルシ７り８８Ｆで行なわれるシフト動作の
方向指示と、シフト量の指定が行なわれる。すなわち、
バレルシフタ・カウンタＢＣＮＴに対し、右方向シフト
の指示が与えられ、かつイ（δＢＡｔ−介してテンポラ
リレジスタＤＴＥａ内のビットフィールドｌ１ＷＤ中が
シフト量として供給される。

そして、ステップ８１１では、バレルシフタＢＳＦに対
して、レジスタ８８　Ｆ　Ｏの値と「０」が入力され、
指定された方向とシフト量に従ったシフト動作が実行さ
れ、結果がレジスタＢＦ３０に格納される。レジスタＢ
　Ｓ　Ｆ　Ｏ内に入っていたビットフィールドの内容が
フィールド＠ＷＤ串］分だけ右シフトされると、３２ビ
ツトのレジスタＢＳ）０内には第１１図に示すように７
エツテされたビットフィールドの内容が右端に寄った状
態すなわちレジスタの下位側から順に詰まった所望の状
態で格納されるようになる。

このようにして、得られたビットフィールドの内容が、
次のステップＳ１２において、レジスタＢＳＦＯからバ
スＢ（４−介して汎用レジスタの一つ凡すに格納される
。

さらに、ステップ８０９において、Ｑｆｆ申とＷＤ申と
の和と足載「３３」との減算結果が「正」となりて、ビ
ットフィールドがバウンダリ渡シヲしていると判定され
た場合には、ステップ８１２から再びステップ８０Ｂに
戻って上記手順を繰り返すことにより、複数のワードに
またがっているビットフィールドのすべての内容が読み
出される。

第′１０図に、上記マイクロフローにおけるオフセット
値Ｏｆｆおよびビットフィールド幅ＷＤと２次才７セツ
）Ｑｆｆ牟および端数ＷＤ＊との関係を図示しておく。

なお、第８図のマイクロ７０−に従った制限なしビット
フィールド命令の実行手順では、バウンダリ渡フの判定
を、２次オフセットＱｆｆ串とビットフィールドの端数
ＷＤ串との和のから数「３３」を引いた結果が「正」か
「負」かで行なりている。

本来、バウンダリ渡りの判定は１次オフセットＯｆｆと
ビットフィールド＠ＷＤとから判定すべきであシ、その
ようなマイクロクローを記述することも可能である。た
だし、１次オフセットＯｆｆにビットフィールド４ＷＤ
を加えてそれをベースアドレスＢＡＤかも３２ビツトず
つ区切っていくことでバウンダリ渡ルが生じているか否
か判定し九場合と、実施例のように２次オフセットＱｆ
ｆ傘にビットフィールドの端数ＷＤ拳を加え、それが数
「３２」を超えたか否かでバウンダリ渡シの判定を行な
った場合とで全く同じ結果が得られることは、第７図か
らも明らかである。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えは上記実施例ではビ
ットフィールドのベースアドレスやオフセット、フィー
ルド幅及び演算の種類をオペランドで与えるようにして
いるが、オペランドの代わりに実効アドレス部で与える
ようにしてもよい。

また、オペランドで演算の種類を指足するようにした本
発明に係る演算命令は、従来の固定された演算の代わシ
に設けてもよいが、併用して設けるようにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロプロセッサ
の命令形式に適用した場合について説明したが、この発
明はそれに限定されるものでなく、計算機やミニコン等
プログラム制御方式のデータ処理システム一般の命令形
式に利用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは下記のとおりである
。

すなわち、プログラムに柔軟性を持たせ、例えばグラフ
ィック処理用のプログラムの開発が容易に行なえるよう
になる。

【図面の簡単な説明】

第１図及び第２図は本発明の通用の対象となりたビット
フィールド間演算命令におけるビットフィールドの構成
例を示す説明図、 第３図は本発明に係るビットフィールド命令を実行する
マイクロプロセッサの構成例を示すブロック図、 第４図は、第３図に示す実行ユニットの内部構成を示す
ブロック図、 第５図、第６回置及び第６図（Ｂ）は第４図に示す演算
論理ユニットＡＵＵ。 第７図は本発明が適用されたビットフィールド間演算命
令の実行シーケンスを示す７０−チャート、 第８図は第７図におけるステップＳ１をさらに詳細に説
明するための実行シーケンス、第９図（５）、（Ｂ）は
この発明が適用される命令のフォーマットの実施例、 第１０図及び第１１図は、第８図に示す実行シーケンス
中の動作の説明図である。 ＤＯＲ・・・データ・アウトプット・レジスタ、ＤＩＲ
・・・データ・インプット・レジスタ、ＡＬＮ・・・ア
ライナ、ＢａＦ・・・バレルシフタ、ＢＣＮＴ・・・バ
レルシフタ・カウンタ、ＦＢ・・・ファンクシ璽ンブロ
ック、ＡＵ・・・アドレス演算ユニット、ＳＦＴ・・・
シフタ、ＡＵＯ・・・ラッチ回路、ＡＯ凡・・・アドレ
ス・アウトプット・レジスタ、ＡＬＵ・・・演算論理名
　３１Ｖ１ 男５ｒ￥Ｊ ヵ６１冒（Ａ）７う６γ 第　７１ヨ 司１続有１１正書（方式）

Claims (1)

1. 【特許請求の範囲】 １、命令解読手段と、 命令実行手段と、 情報保持手段とを含み、 第１の命令の実行によって得られた情報を上記情報保持
   手段に格納する第１のステップと、第２の命令の実行の
   際上記情報に基づいて上記命令実行手段が制御される第
   ２のステップを含むことを特徴とするマイクロプロセッ
   サ。 ２、上記命令実行手段は論理演算ユニットを含み、上記
   情報に基づいて、上記論理演算ユニットの演算機能が制
   御されることを特徴とする特許請求の範囲第１項記載の
   マイクロプロセッサ。 ３、上記情報保持手段は汎用レジスタであることを特徴
   とする特許請求の範囲第２項記載のマイクロプロセッサ
   。 ４、命令解読手段と、 命令実行手段とを含み、 上記命令解読手段によって解読される命令のオペコード
   内には、書替え可能な情報保持手段に記憶された情報に
   基づいて上記命令実行手段の少なくとも一部の制御を実
   行させる情報を含むことを特徴とするマイクロプロセッ
   サ。 ５、上記情報が記憶される上記情報保持手段内の番地を
   指定するための番地情報は、上記オペコード内に含まれ
   ていることを特徴とする特許請求の範囲第４項記載のマ
   イクロプロセッサ。 ６、上記情報が記憶される上記情報保持手段内の番地を
   指定するための番地情報は、オペランド領域に含まれて
   いることを特徴とする特許請求の範囲第４項記載のマイ
   クロプロセッサ。 ７、上記書替え可能な情報保持手段とは、マイクロプロ
   セッサ内のレジスタであることを特徴とする特許請求の
   範囲第４項記載のマイクロプロセッサ。 ８、上記命令実行手段は論理演算ユニットを含み、上記
   レジスタの内容に基づいて上記論理演算ユニットの演算
   機能が制御されることを特徴とする特許請求の範囲第７
   項記載のマイクロプロセッサ。 ９、上記レジスタの内容に基づいて上記論理演算ユニッ
   トの演算の種類が選択されることを特徴とする特許請求
   の範囲第８項記載のマイクロプロセッサ。 １０、上記命令解読手段によって解読される命令は、メ
   モリ内の任意のビットから任意のビットまでの領域のデ
   ータの取り扱いに関する命令であることを特徴とする特
   許請求の範囲第９項記載のマイクロプロセッサ。